JP2021150328A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims description 44
- 239000000463 material Substances 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 322
- 230000004888 barrier function Effects 0.000 description 14
- 239000004020 conductor Substances 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 6
- 229960001231 choline Drugs 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 239000012792 core layer Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
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Abstract
【課題】積層構造の強度を高めること。【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層および複数の絶縁層が１層ずつ交互に積層された積層体と、積層体内を積層体の積層方向に延びるピラーと、複数の第１の導電層とピラーとの交差部にそれぞれ形成される複数のメモリセルと、積層体の下方に配置される下層構造と、下層構造の上面に開口し、下層構造の上面の面方向に沿う第１の方向に延びる溝内に金属層が充填された下受け部と、第１の方向に延びるとともに、積層体内を積層方向に延び、下受け部内に下端部が配置される帯状部と、を備える。【選択図】図１
Description
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、積層された複数の導電層に対してメモリセルが３次元に配置される。このような構成においては、積層構造の強度を如何に保つかが課題となる。
一つの実施形態は、積層構造の強度を高めることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、複数の第１の導電層および複数の絶縁層が１層ずつ交互に積層された積層体と、前記積層体内を前記積層体の積層方向に延びるピラーと、前記複数の第１の導電層と前記ピラーとの交差部にそれぞれ形成される複数のメモリセルと、前記積層体の下方に配置される下層構造と、前記下層構造の上面に開口し、前記下層構造の上面の面方向に沿う第１の方向に延びる溝内に金属層が充填された下受け部と、前記第１の方向に延びるとともに、前記積層体内を前記積層方向に延び、前記下受け部内に下端部が配置される帯状部と、を備える。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を示すＹ方向に沿う断面図である。図１に示すように、実施形態の半導体記憶装置１は基板ＳＢ及び積層体ＬＭを備える。
図１は、実施形態にかかる半導体記憶装置１の構成の一例を示すＹ方向に沿う断面図である。図１に示すように、実施形態の半導体記憶装置１は基板ＳＢ及び積層体ＬＭを備える。
なお、半導体記憶装置１の上下方向は、例えば積層体ＬＭを基準に定義され、積層体ＬＭに対して基板ＳＢ側が下方であるものとし、積層体ＬＭに対して基板ＳＢとは反対側が上方であるものとする。
積層体ＬＭの下層構造としての基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢは、半導体記憶装置１において例えばソース線として機能する。基板ＳＢには下受け部ＳＰが配置されている。
下受け部ＳＰは、基板ＳＢの上面に開口し、例えばＹ方向と直交するＸ方向に延びる溝内にタングステン層等の金属層２１が充填された構成を有する。つまり、下受け部ＳＰの上面は、例えば基板ＳＢの上面と略同じ高さである。下受け部ＳＰの下面は、基板ＳＢ内の所定深さに埋め込まれている。
下受け部ＳＰの延伸方向と直交する断面、つまり、Ｙ方向に沿う断面の形状は、例えば矩形である。ただし、下受け部ＳＰの断面形状は矩形に限られず、後述するコンタクトＬＩの下端部を取り囲むように配置されていれば他の断面形状であってもよい。
基板ＳＢ上には積層体ＬＭが配置される。積層体ＬＭは、複数の第１の導電層としてのワード線ＷＬ及び複数の絶縁層ＯＬが１層ずつ交互に積層された構成を有する。ワード線ＷＬは、例えばタングステン層またはモリブデン層である。絶縁層ＯＬは例えばＳｉＯ２層である。
図１の例では、積層体ＬＭは４層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭが、最上層のワード線ＷＬの上方に、図示しない選択ゲート線を備えていてもよい。また、積層体ＬＭが、最下層のワード線ＷＬの下方に、図示しない選択ゲート線を備えていてもよい。
積層体ＬＭには、帯状部としてのコンタクトＬＩが複数配置されている。個々のコンタクトＬＩは、Ｘ方向に延び、積層体ＬＭをＹ方向に分割している。また、コンタクトＬＩは積層体ＬＭを貫通しており、コンタクトＬＩの下端部は下受け部ＳＰ内に配置されている。つまり、下受け部ＳＰはコンタクトＬＩの下端部を取り囲んでおり、これにより、コンタクトＬＩと基板ＳＢとは離隔されている。
コンタクトＬＩは、コンタクトＬＩの側壁を覆う絶縁層５０をコンタクトＬＩ内に有する。コンタクトＬＩは、絶縁層５０の内側に第２の導電層としての導電層２０を有する。つまり、導電層２０はコンタクトＬＩの内側をＸ方向に延びる。絶縁層５０は例えばＳｉＯ２層であり、導電層２０は例えばポリシリコン層である。導電層２０は、コンタクトＬＩの下端部にまで延び、下受け部ＳＰの金属層２１と接続されている。
このように、コンタクトＬＩは物理的には基板ＳＢから離隔されているものの、下受け部ＳＰの金属層２１を介して、ソース線として機能する基板ＳＢと電気的に接続される。また、コンタクトＬＩの導電層２０の上端部は図示しない上層配線等に接続される。これにより、コンタクトＬＩは、基板ＳＢと上層配線とを電気的に接続するソース線コンタクトとして機能する。ただし、帯状部が、導電層２０を有さず、例えば絶縁層５１等から構成されていてもよい。この場合、帯状部はソース線コンタクトとしての機能は有さない。
積層体ＬＭには、上面視で略円形の複数のピラーＰＲが、マトリクス状に配置されている。個々のピラーＰＲは、積層体ＬＭを貫通して基板ＳＢに到達する。ピラーＰＲは、側壁側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、チャネル層ＣＮ、及びピラーＰＲの芯に相当する位置にコア層ＣＲを備える。チャネル層ＣＮはピラーＰＲの底部にも配置される。ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮは、例えばメモリ層ＭＥを構成する。
ピラーＰＲのブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、及びコア層ＣＲは、例えばＳｉＯ２層である。電荷蓄積層ＣＴは例えばＳｉＮ層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層である。
ピラーＰＲのチャネル層ＣＮは、ソース線として機能する基板ＳＢに底部で接続され、チャネル層ＣＮの上端部は、例えばビット線等の図示しない上層配線に接続される。これにより、複数のワード線ＷＬとピラーＰＲとの交差部には、それぞれ高さ方向に並ぶメモリセルＭＣが形成される。
以上のように、ピラーＰＲがマトリクス状に配置され、それらの側面にメモリセルＭＣが形成されることで、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。
ここで、積層体ＬＭ等が有するより詳細の層構成について説明する。
図１において、コンタクトＬＩの下端部近傍の部分拡大図に示すように、ワード線ＷＬの下面には、例えばＴｉＮ層であるバリアメタル層、及び例えばＡｌ２Ｏ３層である金属ブロック層ＭＴが配置されている。また、ワード線ＷＬの上面にも同様に、バリアメタル層ＢＭ及び金属ブロック層ＭＴが配置される。すなわち、ワード線ＷＬと絶縁層ＯＬとの間には、ワード線ＷＬ側から順に、バリアメタル層ＢＭと、金属ブロック層ＭＴとが介在される。金属ブロック層ＭＴは、コンタクトＬＩの側面に対向する絶縁層ＯＬの端面と、コンタクトＬＩの絶縁層５０の側面との間を通って、最下層のワード線ＷＬの下面側から下方へと延び、下受け部ＳＰに到達する。
コンタクトＬＩの導電層２０は、絶縁層ＯＬ及び金属ブロック層ＭＴよりも更に下受け部ＳＰの深部へと延びる突出部２０ｐを有する。突出部２０ｐは、絶縁層ＯＬ及び金属ブロック層ＭＴの到達深さ近傍の幅よりも、下受け部ＳＰの金属層２１と接続される底面の幅が小さいことにより、テーパ形状を有していてもよい。
なお、図１には示されないが、半導体記憶装置１は、例えば積層体ＬＭの外側に周辺回路を備える。周辺回路は、基板ＳＢ上に配置された複数のトランジスタを有しており、メモリセルＭＣの動作に寄与する。
（半導体記憶装置の製造方法）
次に、図２〜図９を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図２〜図９は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。
次に、図２〜図９を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図２〜図９は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。
図２（ａ）に示すように、基板ＳＢの上面に開口部を有し、基板ＳＢ内の所定深さに底面を有する凹部ＲＣを基板ＳＢに形成する。凹部ＲＣの形成位置は、後にコンタクトＬＩの下端部が配置される位置となるよう調整されている。
図２（ｂ）に示すように、凹部ＲＣにタングステン層等の金属層２１を埋め込んで、下受け部ＳＰを形成する。
図２（ｃ）に示すように、下受け部ＳＰが形成された基板ＳＢ上に、複数の犠牲層および複数の絶縁層ＯＬが１層ずつ交互に積層された第１の積層体としての積層体ＬＭｐｎを形成する。
複数の犠牲層は、互いに異種材料から構成される犠牲層ＰＬと犠牲層ＮＬとを含む。犠牲層ＰＬは例えばポリシリコン層ＰＬであり、犠牲層ＮＬは例えばＳｉＮ層である。複数の犠牲層のうち、犠牲層ＰＬと犠牲層ＮＬとは、例えば交互に絶縁層ＯＬ間に配置される。つまり、例えば絶縁層ＯＬ、犠牲層ＰＬ、絶縁層ＯＬ、犠牲層ＮＬ、絶縁層ＯＬ・・・の順に積層される。
犠牲層ＰＬ，ＮＬは、後述するリプレース処理でワード線ＷＬに置き換えられる。
図３（ａ）に示すように、積層体ＬＭｐｎを貫通して基板ＳＢに到達する複数のメモリホールＭＨを形成する。このとき、例えばＣ，Ｈ，Ｆを含むガス系を用いてエッチング処理することで、各層間のエッチング選択比および加工形状を調整しつつ、メモリホールＭＨを形成することができる。
図３（ｂ）に示すように、メモリホールＭＨ内に、側壁側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを積層してピラーＰＲを形成する。
すなわち、メモリホールＭＨの側壁および底面に、側壁側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを形成する。メモリホールＭＨの底面から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを除去する。トンネル絶縁層ＴＮの内側およびメモリホールＭＨの底面にチャネル層ＣＮを形成する。メモリホールＭＨの芯に相当する位置にコア層ＣＲを充填する。
これにより、積層体ＬＭｐｎ内にマトリクス状に配置される複数のピラーＰＲが形成される。
図４（ａ）に示すように、積層体ＬＭｐｎを貫通して基板ＳＢの下受け部ＳＰに到達する複数のスリットＳＴｐ，ＳＴｎを形成する。スリットＳＴｐは、犠牲層ＰＬをワード線ＷＬに置き換える処理に用いられる。スリットＳＴｎは、犠牲層ＮＬをワード線ＷＬに置き換える処理に用いられる。ただし、スリットＳＴｐ，ＳＴｎ間に構成上の差異はない。
スリットＳＴｐとスリットＳＴｎとはＹ方向に交互に並んで形成される。このとき、例えばＣ，Ｈ，Ｆを含むガス系を用いてエッチング処理することで、各層間のエッチング選択比および加工形状を調整しつつ、スリットＳＴｐ，ＳＴｎを形成することができる。
図４（ｂ）に示すように、スリットＳＴｐ内に犠牲層ＳＣを充填する。犠牲層ＳＣは、例えば積層体ＬＭｐｎを構成する犠牲層ＮＬとは異種の材料で構成される。また、犠牲層ＳＣは、例えば犠牲層ＰＬを除去するコリン水溶液等で除去されるアモルファスシリコン層等であることが好ましい。
このとき、例えば図示しないレジスト膜等でスリットＳＴｎを塞いでおけば、スリットＳＴｎ内に犠牲層ＳＣが充填されることなく、スリットＳＴｐ内に犠牲層ＳＣを充填することができる。
図５（ａ）に示すように、スリットＳＴｎを介して例えば熱リン酸等で処理することにより、積層体ＬＭｐｎの犠牲層ＮＬを除去する。つまり、スリットＳＴｎから両側に熱リン酸が流入していき、スリットＳＴｎの両側の犠牲層ＮＬが除去される。このとき、スリットＳＴｐには犠牲層ＳＣが充填されており、スリットＳＴｐは犠牲層ＮＬの除去には寄与しない。
上述のように、スリットＳＴｐ，ＳＴｎはＹ方向に沿って交互に配置されている。したがって、１つのスリットＳＴｎを介して、そのスリットＳＴｎと、そのスリットＳＴｎの両側にそれぞれ配置されるスリットＳＴｐとの間の犠牲層ＮＬが除去される。これにより、複数の絶縁層ＯＬ間にギャップＧＰｎを有する積層体ＬＭｐｇが形成される。
図５（ｂ）に示すように、スリットＳＴｎを介して絶縁層ＯＬ間のギャップＧＰｎにタングステン等の導電材を充填し、複数のワード線ＷＬと、複数の犠牲層ＰＬと、複数の絶縁層ＯＬとが積層された第２の積層体としての積層体ＬＭｐｗを形成する。
より詳細には、ワード線ＷＬを形成するにあたり、スリットＳＴｎを介して、Ａｌ２Ｏ３層等の金属ブロック層ＭＴ（図１参照）が形成される。金属ブロック層ＭＴは、ギャップＧＰｎの上下面、及びギャップＧＰｎ内に露出したピラーＰＲの側壁に形成される。このとき、複数の絶縁層ＯＬの端面と複数の犠牲層ＰＬの端面とで構成されるスリットＳＴｎの側壁、及び下受け部ＳＰの金属層２１が露出した底面にも金属ブロック層ＭＴが形成される。
次に、スリットＳＴｎを介して、ＴｉＮ層等のバリアメタル層ＢＭ（図１参照）が形成される。バリアメタル層ＢＭは金属ブロック層ＭＴ上に形成される。すなわち、バリアメタル層ＢＭは、ギャップＧＰｎの上下面、及びギャップＧＰｎ内に露出したピラーＰＲの側壁に、金属ブロック層ＭＴの上から形成される。また、バリアメタル層ＢＭは、スリットＳＴｎの側壁および底面にも金属ブロック層ＭＴの上から形成される。
これらの処理を行ったうえで、絶縁層ＯＬ間のギャップＧＰｎ内にワード線ＷＬが形成される。このとき、スリットＳＴｎ内にも導電材が堆積され、スリットＳＴｎの一部または全部が導電材で充填される。
図６（ａ）に示すように、スリットＳＴｐ内の犠牲層ＳＣを例えば熱したコリン水溶液（Ｈｏｔ ＴＭＹ）で除去する。
図６（ｂ）に示すように、スリットＳＴｐ内の犠牲層ＳＣが除去されていくにしたがって、スリットＳＴｐの側壁に積層体ＬＭｐｗの犠牲層ＰＬの端面が露出する。よって、コリン水溶液は、スリットＳＴｐを介してスリットＳＴｐの両側へと流入していき、積層体ＬＭｐｗの犠牲層ＰＬも除去される。このとき、スリットＳＴｎには導電材が充填されており、スリットＳＴｎは犠牲層ＰＬの除去には寄与しない。
したがって、１つのスリットＳＴｐを介して、そのスリットＳＴｐと、そのスリットＳＴｐの両側にそれぞれ配置されるスリットＳＴｎとの間の犠牲層ＰＬが除去される。これにより、複数の絶縁層ＯＬ間にギャップＧＰｐを有する積層体ＬＭｇｗが形成される。
ここで、コリン水溶液は、例えば基板ＳＢを構成するシリコン材等も除去する性質を有する。しかしながら、スリットＳＴｐの下端部は下受け部ＳＰ内に配置されており、スリットＳＴｐと基板ＳＢとは直接、接していない。このため、コリン水溶液による基板ＳＢの構成材の除去が抑制される。
図７（ａ）に示すように、スリットＳＴｐを介して絶縁層ＯＬ間のギャップＧＰｐにタングステン等の導電材を充填し、複数のワード線ＷＬと、複数の絶縁層ＯＬとが積層された第３の積層体としての積層体ＬＭを形成する。
より詳細には、ワード線ＷＬを形成するにあたり、スリットＳＴｐを介して、Ａｌ２Ｏ３層等の金属ブロック層ＭＴ（図１参照）が形成される。金属ブロック層ＭＴは、ギャップＧＰｐの上下面、及びギャップＧＰｐ内に露出したピラーＰＲの側壁に形成される。このとき、複数の絶縁層ＯＬの端面と、スリットＳＴｎを介して形成済みの複数のワード線ＷＬの端面とで構成されるスリットＳＴｐの側壁、及び下受け部ＳＰの金属層２１が露出した底面にも金属ブロック層ＭＴが形成される。
次に、スリットＳＴｐを介して、ＴｉＮ層等のバリアメタル層ＢＭ（図１参照）が形成される。バリアメタル層ＢＭは金属ブロック層ＭＴ上に形成される。すなわち、バリアメタル層ＢＭは、ギャップＧＰｐの上下面、及びギャップＧＰｐ内に露出したピラーＰＲの側壁に、金属ブロック層ＭＴの上から形成される。また、バリアメタル層ＢＭは、スリットＳＴｐの側壁および底面にも金属ブロック層ＭＴの上から形成される。
これらの処理を行ったうえで、絶縁層ＯＬ間のギャップＧＰｐ内にワード線ＷＬが形成される。このとき、スリットＳＴｐ内にも導電材が堆積され、スリットＳＴｐの一部または全部が導電材で充填される。
なお、図５（ａ）〜図７（ａ）に示す処理をリプレース処理と呼ぶことがある。
図７（ｂ）に示すように、複数のワード線ＷＬ間での導通を回避するため、スリットＳＴｐ，ＳＴｎ内の導電材およびバリアメタル層ＢＭを順次除去する。Ａｌ２Ｏ３層等の金属ブロック層ＭＴは絶縁性であり、また、スリットＳＴｐ，ＳＴｎの側壁を構成するワード線ＷＬの端面には形成されていないため、除去しなくともよい。
ここで、下受け部ＳＰを構成する金属層２１は例えばタングステン層等であり、スリットＳＴｐ，ＳＴｎ内から除去される導電材と同種の材料から構成されている。上記のように、例えばスリットＳＴｐ，ＳＴｎの下端部には金属ブロック層ＭＴが残っているので、スリットＳＴｐ，ＳＴｎの下端部に接触する下受け部ＳＰの金属層２１はほとんど除去されない。
一方で、スリットＳＴｐ，ＳＴｎの側壁を構成するワード線ＷＬの端面が、若干除去されて、スリットＳＴｐ，ＳＴｎの側壁側から後退することがある。しかしながら、半導体記憶装置１の性能に影響を及ぼすことは殆どない。
図８に示すように、スリットＳＴｐ，ＳＴｎの側壁および底面を覆う絶縁層５０を形成する。このときのスリットＳＴｐ，ＳＴｎの下端部近傍の詳細構成を部分拡大図に示す。
部分拡大図に示すように、ワード線ＷＬと絶縁層ＯＬとの間には、ワード線ＷＬ側から順に、バリアメタル層ＢＭと、金属ブロック層ＭＴとが介在される。金属ブロック層ＭＴは、コンタクトＬＩの側面に対向する絶縁層ＯＬの端面と、スリットＳＴｐ，ＳＴｎの絶縁層５０の側面との間を通って、最下層のワード線ＷＬの下面側から下方へと延び、下受け部ＳＰに到達する。また、金属ブロック層ＭＴは、スリットＳＴｐ，ＳＴｎの底面を覆っている。
絶縁層５０は、スリットＳＴｐ，ＳＴｎの側面および底面を覆っている。スリットＳＴｐ，ＳＴｎの側面を構成するワード線ＷＬの端面および絶縁層ＯＬの端面のうち、ワード線ＷＬの端面は、バリアメタル層ＢＭも金属ブロック層ＭＴも介さず直接、絶縁層５０で覆われている。絶縁層ＯＬの端面は、金属ブロック層ＭＴを介して絶縁層５０で覆われている。スリットＳＴｐ，ＳＴｎの底面もまた、金属ブロック層ＭＴと絶縁層５０とにこの順で覆われている。
図９に示すように、スリットＳＴｐ，ＳＴｎの底面を追加エッチングし、底面の絶縁層５０を除去する。このとき、スリットＳＴｐ，ＳＴｎの底面からは、金属ブロック層ＭＴも除去される。このときのスリットＳＴｐ，ＳＴｎの下端部近傍の詳細構成を部分拡大図に示す。
部分拡大図に示すように、スリットＳＴｐ，ＳＴｎの底面からは、絶縁層５０及び金属ブロック層ＭＴが除去されている。追加エッチングされたスリットＳＴｐ，ＳＴｎの下端部は、絶縁層５０及び金属ブロック層ＭＴから下受け部ＳＰの金属層２１中へと突出した突出部ＳＴｅを有する。このとき、スリットＳＴｐ，ＳＴｎの追加エッチングにより形成された突出部ＳＴｅは、金属ブロック層ＭＴを貫通し、また、金属層２１内を下方へ延びる際に、絶縁層ＯＬ及び金属ブロック層ＭＴの到達深さ近傍の幅よりも、下受け部ＳＰの金属層２１と接続される底面の幅が小さいテーパ形状となることがある。
以上のように、スリットＳＴｐ，ＳＴｎの下端部は、下受け部ＳＴ内における絶縁層５０及び金属ブロック層ＭＴの到達深さよりも、更に深い位置に到達することとなる。
この後、スリットＳＴｐ，ＳＴｎ内にポリシリコン等の導電材が充填されて導電層２０が形成されることで、下受け部ＳＰの金属層２１を介して基板ＳＢと電気的に接続されるコンタクトＬＩが形成される。
また、コンタクトＬＩの導電層２１の上端部を、図示しない上層配線等に接続する。また、ピラーＰＲのチャネル層ＣＮの上端部を、ビット線等の図示しない上層配線等に接続する。
なお、スリットＳＴｐ，ＳＴｎをソース線コンタクトに転用しない場合には、例えば図８における絶縁層５０の形成処理で、スリットＳＴｐ，ＳＴｎ内を絶縁層５０で略完全に充填し、後の処理を省略してよい。この場合、下端部に導電層２０による突出部２０ｐを有さず、また、スリットＳＴｐ，ＳＴｎ内に充填された絶縁層５０と下受け部ＳＰの金属層２１との間に金属ブロック層ＭＴが介在された帯状部が形成される。
以上により、実施形態の半導体記憶装置１が製造される。
（比較例）
次に、比較例の半導体記憶装置について説明する。比較例の半導体記憶装置の製造方法では、例えばＳｉＮ層等の１種類の犠牲層と、絶縁層とが１層ずつ交互に積層されて、リプレース前の積層体が形成される。リプレース時には、個々の絶縁層間の犠牲層が除去されて、ギャップと１層の絶縁層とが交互に積層された積層体となる。このとき、絶縁層が応力によって撓み、ワード線の形成に支障が生じるほか、積層体が倒壊してしまう恐れがある。メモリセルの集積度を高めるため、積層体を構成する各層はいっそう薄くなる傾向にあり、絶縁層の撓みはより顕著となる。
次に、比較例の半導体記憶装置について説明する。比較例の半導体記憶装置の製造方法では、例えばＳｉＮ層等の１種類の犠牲層と、絶縁層とが１層ずつ交互に積層されて、リプレース前の積層体が形成される。リプレース時には、個々の絶縁層間の犠牲層が除去されて、ギャップと１層の絶縁層とが交互に積層された積層体となる。このとき、絶縁層が応力によって撓み、ワード線の形成に支障が生じるほか、積層体が倒壊してしまう恐れがある。メモリセルの集積度を高めるため、積層体を構成する各層はいっそう薄くなる傾向にあり、絶縁層の撓みはより顕著となる。
実施形態の半導体記憶装置１の製造方法によれば、リプレース対象の犠牲層を例えば２種類の犠牲層ＰＬ，ＮＬから構成し、犠牲層ＰＬと犠牲層ＮＬとは、例えば交互に絶縁層ＯＬ間に配置される。そして、リプレース処理を、犠牲層ＮＬのリプレース処理と、犠牲層ＰＬのリプレース処理との２段階で行う。
これにより、犠牲層ＮＬのリプレース処理時、各ギャップＧＰｎ間には、１層の犠牲層ＰＬと、その両側の絶縁層ＯＬとの３層が配置されることとなる。また、犠牲層ＰＬのリプレース処理時、各ギャップＧＰｐ間には、１層のワード線ＷＬと、その両側の絶縁層ＯＬとの３層が配置されることとなる。よって、いずれのリプレース処理時にも、ギャップＧＰｎ間に配置される層の厚み及び強度が増して、応力による撓みが抑制される。
実施形態の半導体記憶装置１によれば、基板ＳＢの上面に埋め込まれた下受け部ＳＰを備え、コンタクトＬＩの下端部は下受け部ＳＰ内に配置される。コンタクトＬＩの形成前のスリットＳＴｐの状態において、スリットＳＴｐを介して犠牲層ＰＬを除去する薬液が流入する。このとき、スリットＳＴｐの下端部が下受け部ＳＰ内に配置され、基板ＳＢとは直接接していないので、上記薬液により基板ＳＢの一部が除去されてしまうのが抑制される。
ここで、上述のように、スリットＳＴｐ，ＳＴｎから導電材を除去する際、例えば金属ブロック層ＭＴに保護されて、下受け部ＳＰの金属層２１は除去されずに残っている。半導体記憶装置１に残った金属層２１を含む下受け部ＳＰは、スリットＳＴｐを介して、例えばポリシリコン層のような、基板ＳＢの構成材と同種の犠牲層ＰＬがリプレース処理されたことを示すものとなる。
（変形例）
次に、図１０を用いて、実施形態の変形例の半導体記憶装置２について説明する。図１０は、実施形態の変形例にかかる半導体記憶装置２の構成の一例を示すＹ方向に沿う断面図である。図１０に示すように、変形例の半導体記憶装置２は、積層体ＬＭの下層構造がソース線ＳＬである点が、上述の実施形態とは異なる。
次に、図１０を用いて、実施形態の変形例の半導体記憶装置２について説明する。図１０は、実施形態の変形例にかかる半導体記憶装置２の構成の一例を示すＹ方向に沿う断面図である。図１０に示すように、変形例の半導体記憶装置２は、積層体ＬＭの下層構造がソース線ＳＬである点が、上述の実施形態とは異なる。
半導体記憶装置２においては、基板ＳＢ上に複数のトランジスタＴＲを含む周辺回路ＣＵＡが配置される。周辺回路ＣＵＡは絶縁層５１で覆われている。
絶縁層５１上には、積層体ＬＭの下層構造としてのソース線ＳＬが配置される。ソース線ＳＬは、例えば第３の導電層としてのポリシリコン層である。
ソース線ＳＬには、ソース線ＳＬの上面に開口し、例えばＸ方向に延びる溝内にタングステン層等の金属層２１が充填された下受け部ＳＰｐが配置されている。このように、下受け部ＳＰｐは、ソース線ＳＬに配置されるほかは、上述の実施形態の下受け部ＳＰと同様の構成を備える。
ソース線ＳＬ上には積層体ＬＭｐが配置される。積層体ＬＭｐは、ソース線ＳＬ上に配置されるほかは、上述の実施形態の積層体ＬＭと同様の構成を備える。
積層体ＬＭｐには、帯状部としてのコンタクトＬＩｐが複数配置されている。個々のコンタクトＬＩｐは、Ｘ方向に延び、積層体ＬＭｐをＹ方向に分割している。コンタクトＬＩｐの下端部は下受け部ＳＰｐ内に配置されている。このように、コンタクトＬＩｐは、ソース線ＳＬに配置される下受け部ＳＰｐに下端部が配置されるほかは、上述の実施形態のコンタクトＬＩと同様の構成を備える。
以上のような構成を備える半導体記憶装置２においても、上述の実施形態の半導体記憶装置１と同様の製造方法が適用され得る。
（その他の変形例）
上述の実施形態では、犠牲層ＮＬのワード線ＷＬへのリプレース処理を先に実施し、犠牲層ＰＬのワード線ＷＬへのリプレース処理を後から実施することとしたが、これらの処理は入れ替え可能である。この場合、スリットＳＴｐ，ＳＴｎを形成した後、犠牲層ＰＬとは異種の材料から構成されるＳｉＮ層等の犠牲層をスリットＳＴｎ内に充填し、スリットＳＴｐを介して犠牲層ＰＬのリプレースを行う。その後、スリットＳＴｎを介して犠牲層ＮＬのリプレースを行う。
上述の実施形態では、犠牲層ＮＬのワード線ＷＬへのリプレース処理を先に実施し、犠牲層ＰＬのワード線ＷＬへのリプレース処理を後から実施することとしたが、これらの処理は入れ替え可能である。この場合、スリットＳＴｐ，ＳＴｎを形成した後、犠牲層ＰＬとは異種の材料から構成されるＳｉＮ層等の犠牲層をスリットＳＴｎ内に充填し、スリットＳＴｐを介して犠牲層ＰＬのリプレースを行う。その後、スリットＳＴｎを介して犠牲層ＮＬのリプレースを行う。
また、上述の実施形態では、両方のスリットＳＴｐ，ＳＴｎの配置位置に下受け部ＳＰを設けることとした。しかし、基板ＳＢは犠牲層ＰＬのリプレース処理時に保護されればよく、少なくともスリットＳＴｐの配置位置に下受け部ＳＰが設けられていればよい。この場合、半導体記憶装置は、Ｙ方向に並ぶ複数のコンタクトＬＩに対し、１つおきに下受け部ＳＰが配置された構成を有することとなる。
また、上述の実施形態では、犠牲層ＰＬと犠牲層ＮＬとのリプレース処理において、スリットＳＴｐ，ＳＴｎを使い分けることとした。しかし、両方のスリットＳＴｐ，ＳＴｎを、犠牲層ＰＬと犠牲層ＮＬとのリプレース処理の両方に用いてもよい。つまり、例えば両方のスリットＳＴｐ，ＳＴｎを介して熱リン酸等を供給することで、犠牲層ＰＬを残したまま犠牲層ＮＬがリプレースされる。その後、両方のスリットＳＴｐ，ＳＴｎを介してコリン水溶液等を供給することで、犠牲層ＰＬをリプレースできる。ただし、上記フローの場合、犠牲層ＮＬのリプレース処理後と、犠牲層ＰＬのリプレース処理後との２回、それぞれのスリットＳＴｐ，ＳＴｎに充填されたタングステン等の導電材を除去する必要がある。このように、両方のスリットＳＴｐ，ＳＴｎを同時に用いることにより、リプレース処理の時間を短縮することができる。
また、上述の実施形態では、犠牲層ＰＬと犠牲層ＮＬとが交互に絶縁層ＯＬ間に配置されることとした。しかし、犠牲層ＰＬと犠牲層ＮＬとが、例えば２つおきに交互に絶縁層ＯＬ間に配置されてもよい。つまり、犠牲層ＰＬと犠牲層ＮＬとは、例えば絶縁層ＯＬ、犠牲層ＰＬ、絶縁層ＯＬ、犠牲層ＰＬ、絶縁層ＯＬ、犠牲層ＮＬ、絶縁層ＯＬ、犠牲層ＮＬ、絶縁層ＯＬ・・・のような２つおきの周期で積層されてよい。また、犠牲層ＰＬと犠牲層ＮＬとの積層の周期数は、３つおき、４つおきなど、各層の撓みが抑制可能な範囲内において適宜、変更されてよい。
また、上述の実施形態では、犠牲層ＰＬと犠牲層ＮＬとの積層体ＬＭｐｎ内の層数は等しいこととした。しかし、犠牲層ＰＬと犠牲層ＮＬとの積層体ＬＭｐｎ内の層数は異なっていてもよい。例えば、犠牲層ＰＬの層数の比率を１とし、犠牲層ＮＬの層数の比率を２などとすることができる。また例えば、犠牲層ＰＬの層数の比率を３とし、犠牲層ＮＬの層数の比率を２などとしてもよい。このように、犠牲層ＰＬと犠牲層ＮＬとの層数の比率は、各層の撓みが抑制可能な範囲内において適宜、変更されてよい。
また、上述の実施形態では、半導体記憶装置１のピラーＰＲが１階層の構造について説明したが、２階層以上の多段構造（Ｍｕｌｔｉ−Ｔｉｅｒ構造）であってもよい。この場合、上述の実施形態の積層体ＬＭに相当する構成が多段積みされ、それらの積層体内にピラーがそれぞれ形成されることとなる。
また、上述の実施形態では、半導体記憶装置１の積層体ＬＭが基板ＳＢ上に配置されるとともに、周辺回路も基板ＳＢ上に配置されることとした。また、上述の変形例では、積層体ＬＭｐの下方に周辺回路ＣＵＡが配置されることとした。しかし、これら以外にも、例えば積層体の上方に周辺回路が配置されていてもよい。このような構成は、例えば、周辺回路が配置された基板とは別基板に積層体が形成された後、周辺回路が配置された基板に積層体が貼り合わせられることで得られる。この場合においても、積層体はソース線上に形成され、ソース線と共に周辺回路の基板に貼り合わされる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…半導体記憶装置、２０…導電層、２１…金属層、ＬＩ，ＬＩｐ…コンタクト、ＬＭ，ＬＭｐ，ＬＭｐｎ，ＬＭｐｗ…積層体、ＭＣ…メモリセル、ＮＬ…犠牲層、ＯＬ…絶縁層、ＰＬ…犠牲層、ＰＲ…ピラー、ＳＢ…基板、ＳＬ…ソース線、ＳＴｎ，ＳＴｐ…スリット、ＳＰ…下受け部、ＷＬ…ワード線。
Claims (5)
- 複数の第１の導電層および複数の絶縁層が１層ずつ交互に積層された積層体と、
前記積層体内を前記積層体の積層方向に延びるピラーと、
前記複数の第１の導電層と前記ピラーとの交差部にそれぞれ形成される複数のメモリセルと、
前記積層体の下方に配置される下層構造と、
前記下層構造の上面に開口し、前記下層構造の上面の面方向に沿う第１の方向に延びる溝内に金属層が充填された下受け部と、
前記第１の方向に延びるとともに、前記積層体内を前記積層方向に延び、前記下受け部内に下端部が配置される帯状部と、を備える、
半導体記憶装置。 - 前記下受け部が前記帯状部の前記下端部を取り囲むことにより、前記帯状部と前記下層構造とは互いに離隔されている、
請求項１に記載の半導体記憶装置。 - 前記帯状部は、
前記帯状部の延伸方向に沿って前記帯状部の内側を延びる第２の導電層を有し、
前記第２の導電層は、
前記下受け部の前記金属層に接続されている、
請求項１または請求項２に記載の半導体記憶装置。 - 前記下層構造は、
半導体基板または前記半導体基板の上方に配置された第３の導電層である、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。 - 第１の犠牲層および前記第１の犠牲層とは異種の材料で構成される第２の犠牲層を含む複数の犠牲層および複数の絶縁層が１層ずつ交互に積層される第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延び、側面にチャネル層およびメモリ層を有するピラーを形成し、
前記第１の犠牲層を導電層に置換して、前記導電層、前記第２の犠牲層、及び前記複数の絶縁層が積層される第２の積層体を形成し、
前記第２の犠牲層を第１の導電層に置換して、複数の前記導電層および前記複数の絶縁層が１層ずつ交互に積層される第３の積層体を形成する、
半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020045534A JP7414600B2 (ja) | 2020-03-16 | 2020-03-16 | 半導体記憶装置の製造方法 |
| TW109127052A TWI768428B (zh) | 2020-03-16 | 2020-08-10 | 半導體記憶裝置及半導體記憶裝置之製造方法 |
| US17/010,165 US20210288065A1 (en) | 2020-03-16 | 2020-09-02 | Semiconductor storage device and semiconductor storage device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021150328A true JP2021150328A (ja) | 2021-09-27 |
| JP7414600B2 JP7414600B2 (ja) | 2024-01-16 |
Family
ID=77665571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020045534A Active JP7414600B2 (ja) | 2020-03-16 | 2020-03-16 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20210288065A1 (ja) |
| JP (1) | JP7414600B2 (ja) |
| TW (1) | TWI768428B (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102078852B1 (ko) | 2013-08-29 | 2020-02-18 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2015170742A (ja) | 2014-03-07 | 2015-09-28 | 株式会社東芝 | 集積回路装置及びその製造方法 |
| KR102624498B1 (ko) * | 2016-01-28 | 2024-01-12 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102608173B1 (ko) | 2016-03-11 | 2023-12-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 제조 방법 |
| US9847345B2 (en) * | 2016-03-18 | 2017-12-19 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| KR20180047639A (ko) * | 2016-11-01 | 2018-05-10 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102549967B1 (ko) | 2017-11-21 | 2023-06-30 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102465936B1 (ko) * | 2017-11-30 | 2022-11-10 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR102635182B1 (ko) * | 2018-07-12 | 2024-02-08 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
2020
- 2020-03-16 JP JP2020045534A patent/JP7414600B2/ja active Active
- 2020-08-10 TW TW109127052A patent/TWI768428B/zh active
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| Publication number | Publication date |
|---|---|
| TWI768428B (zh) | 2022-06-21 |
| TW202137516A (zh) | 2021-10-01 |
| US20210288065A1 (en) | 2021-09-16 |
| JP7414600B2 (ja) | 2024-01-16 |
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