JP2015170742A - 集積回路装置及びその製造方法 - Google Patents

Abstract

【課題】微細化しても製造が容易な集積回路装置及びその製造方法を提供する。
【解決手段】集積回路装置１は、積層構造体２７と、積層構造体内に選択的に設けられたストッパ膜２０と、積層構造体内に設けられ、積層構造体２７の積層方向に延び、下端がストッパ膜内に進入した第１垂直部材３１と、積層構造体内に設けられ、積層構造体２７の積層方向に延び、ストッパ膜２０の側方を通過する第２垂直部材３４と、を備える。ストッパ膜２０は、その組成が積層構造体２７の各部の組成とは異なる上部膜２２と、その組成が上部膜２２の組成とは異なり、その最大幅が上部膜２２の最大幅よりも小さい下部膜２１と、を有する。
【選択図】図１

Description

本発明の実施形態は、集積回路装置及びその製造方法に関する。

近年、絶縁膜と電極膜を交互に積層させて積層体を形成し、この積層体に貫通孔を形成し、貫通孔の内面上に電荷を蓄積可能なメモリ膜を形成し、貫通孔の内部にシリコンピラーを形成することにより、シリコンピラーと電極膜との間にメモリセルを形成した積層型記憶装置が提案されている。また、このような積層型記憶装置においては、積層体にスリットを形成することで電極膜を複数の部分に分割し、各メモリセルの制御性を高めている。しかしながら、このような積層型記憶装置は、微細化すると製造が困難になるという問題点がある。

特開２０１２−２０４４９３号公報

本発明の目的は、微細化しても製造が容易な集積回路装置及びその製造方法を提供することである。

実施形態に係る集積回路装置は、積層構造体と、前記積層構造体内に選択的に設けられたストッパ膜と、前記積層構造体内に設けられ、前記積層構造体の積層方向に延び、下端が前記ストッパ膜内に進入した第１垂直部材と、前記積層構造体内に設けられ、前記積層構造体の積層方向に延び、前記ストッパ膜の側方を通過する第２垂直部材と、を備える。前記ストッパ膜は、その組成が前記積層構造体の各部の組成とは異なる上部膜と、その組成が前記上部膜の組成とは異なり、その最大幅が前記上部膜の最大幅よりも小さい下部膜と、を有する。

実施形態に係る集積回路装置の製造方法は、下部構造体、下部膜及びその組成が前記下部膜の組成とは異なる上部膜がこの順に積層された構造体を形成する工程と、前記上部膜及び前記下部膜を選択的に除去することにより、ストッパ膜を形成する工程と、前記下部膜に対してサイドエッチングを行う工程と、前記ストッパ膜を覆うように、各部の組成が前記上部膜の組成とは異なる上部構造体を形成する工程と、前記上部構造体をエッチングすることにより、前記ストッパ膜に到達する第１孔を形成する工程と、前記第１孔内に第１垂直部材を形成する工程と、前記上部構造体及び前記下部構造体をエッチングすることにより、前記ストッパ膜の側方を通過する第２孔を形成する工程と、前記第２孔内に第２垂直部材を形成する工程と、を備える。

第１の実施形態に係る集積回路装置を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第２の実施形態の変形例に係る集積回路装置の製造方法を例示する断面図である。

（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態に係る集積回路装置は、積層型の不揮発性半導体記憶装置である。
図１は、本実施形態に係る集積回路装置を例示する断面図である。

図１に示すように、本実施形態に係る集積回路装置１においては、シリコン基板１０が設けられており、シリコン基板１０上に、シリコン酸化膜１１、ポリシリコン膜１２、１３及び１４がこの順に積層されている。ポリシリコン膜１２、１３及び１４は、ボロン（Ｂ）をドープしたポリシリコンにより形成されており、ポリシリコン膜１２、１３及び１４により、バックゲート電極が形成されている。なお、シリコン基板１０とシリコン酸化膜１１との間には、周辺回路が形成されていてもよい。ポリシリコン膜１２の上層部内には、例えばポリシリコンからなるパイプコネクタ１５が設けられている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行であり、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする。パイプコネクタ１５の形状は、Ｘ方向を長手方向とする略直方体形である。

ポリシリコン膜１４内には、複数個のストッパ膜２０が選択的に設けられている。複数個のストッパ膜２０は、Ｘ方向において相互に離隔して配置されており、各ストッパ膜２０は、Ｙ方向に沿ってライン状に延びている。各ストッパ膜２０においては、下部膜２１及び上部膜２２が設けられており、下部膜２１上に上部膜２２が配置されている。

ストッパ膜２０の上部膜２２においては、その側面２２ａが順テーパー状に傾斜しており、上部膜２２の幅は、下方に向かうほど大きくなっている。このため、上部膜２２の下端部２２ｂの幅は、上部膜２２の上端部２２ｃの幅よりも大きい。また、上部膜２２は、例えば金属、金属酸化物又は金属窒化物により形成されており、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）及びジルコニウム（Ｚｒ）からなる群より選択された１種以上の金属、その酸化物又はその窒化物により形成されており、例えば、タンタル酸化物（ＴａＯ）により形成されている。

下部膜２１の側面２１ａはサイドエッチングされており、下部膜２１の最大幅は、上部膜２２の最大幅よりも小さい。ここで、ストッパ膜２０の「幅」とは、例えばストッパ膜２０がＹ方向に延びるライン状の部材である場合には、Ｘ方向における長さをいう。「最大幅」とは、ある１つの対象物のある１つのＹＺ断面を観察したときに認識される最大の幅をいい、例えば、上部膜２２の最大幅は下端部２２ｂの幅である場合が多い。また、下部膜２１の最大幅と上部膜２２の最大幅との比較は、１つのストッパ膜２０の１つのＹＺ断面において行い、例えば、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）写真によって判定することができる。

また、下部膜２１の組成は上部膜２２の組成とは異なっている。下部膜２１は、例えば、金属若しくはシリコン、それらの酸化物、又はそれらの窒化物により形成されており、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）及びジルコニウム（Ｚｒ）からなる群より選択された１種以上の材料、その酸化物又はその窒化物により形成されており、例えば、シリコン酸化物（ＳｉＯ_２）により形成されている。

ポリシリコン膜１４上には、電極間絶縁膜２５及び制御ゲート電極膜２６が交互に積層された積層体２７が設けられている。電極間絶縁膜２５は例えばシリコン酸化物からなり、制御ゲート電極膜２６は例えばボロンを含むポリシリコンからなる。図１には、電極間絶縁膜２５及び制御ゲート電極膜２６の積層数がそれぞれ４層である例を示したが、これには限定されない。積層体２７上には、電極間絶縁膜２８及び選択ゲート電極膜２９がこの順に積層されている。ポリシリコン膜１２、１３及び１４、積層体２７、電極間絶縁膜２８並びに選択ゲート電極膜２９により、積層構造体３０が形成されている。積層構造体３０の積層方向はＺ方向である。また、積層構造体３０の各部の組成は、上部膜２２の組成とは異なっている。

ポリシリコン膜１４及び積層体２７の内部には、Ｙ方向及びＺ方向に拡がる板状の絶縁部材３１が設けられている。絶縁部材３１の下端は、ストッパ膜２０の上部膜２２内に進入している。電極間絶縁膜２８及び選択ゲート電極膜２９の内部には、Ｙ方向及びＺ方向に拡がる板状の絶縁部材３２が設けられている。絶縁部材３２は絶縁部材３１の直上域に配置され、絶縁部材３１に接している。絶縁部材３１及び３２は、例えばシリコン酸化物等の絶縁材料によって形成されている。絶縁部材３１及び３２により、積層構造体３０内に設けられ、積層構造体３０の積層方向に延び、下端がストッパ膜２０内に進入した第１垂直部材が形成されている。

また、ポリシリコン膜１３及び１４、積層体２７、電極間絶縁膜２８並びに選択ゲート電極膜２９を貫通するように、Ｚ方向に延びる複数本のシリコンピラー３４が設けられている。シリコンピラー３４の形状は、下方にいくほど細くなった略円柱形である。シリコンピラー３４は、ストッパ膜２０に接触することなく、ストッパ膜２０間を通過し、その下端はパイプコネクタ１５のＸ方向両端部に接している。シリコンピラー３４は、積層構造体３０内に設けられ、積層構造体３０の積層方向に延び、ストッパ膜２０の側方を通過する第２垂直部材である。

１本のパイプコネクタ１５及びこれに連結された２本のシリコンピラー３４からなる構造体はポリシリコンにより一体的に形成されており、この構造体の表面上には、メモリ膜３５が設けられている。メモリ膜３５は、シリコンピラー３４との間で電荷をやりとりすると共に、電荷を蓄積することができる膜である。

例えば、メモリ膜３５においては、パイプコネクタ１５及びシリコンピラー３４側から、トンネル絶縁層、電荷蓄積層及びブロック絶縁層がこの順に積層されている。トンネル絶縁層は、通常は絶縁性であるが、集積回路装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。電荷蓄積層は、電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層である。ブロック絶縁層は、集積回路装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層である。例えば、トンネル絶縁層及びブロック絶縁層はシリコン酸化物によって形成され、電荷蓄積層はシリコン窒化物によって形成されている。

積層構造体３０上には、層間絶縁膜４１が設けられており、層間絶縁膜４１内には、シリコンピラー３４に接続されたプラグ４２が設けられている。層間絶縁膜４１上には層間絶縁膜４３が設けられており、層間絶縁膜４３内には、プラグ４２に接続されたプラグ４４が設けられている。

次に、本実施形態に係る集積回路装置の製造方法について説明する。
図２（ａ）〜図１０は、本実施形態に係る集積回路装置の製造方法を例示する断面図である。
先ず、図２（ａ）に示すように、シリコン基板１０上にシリコン酸化膜１１を形成し、その上にポリシリコン膜１２を形成する。なお、シリコン基板１０とシリコン酸化膜１１との間に、周辺回路を形成してもよい。
次に、図２（ｂ）に示すように、ポリシリコン膜１２の上面に、Ｘ方向を長手方向とする凹部１２ａを形成する。
次に、図２（ｃ）に示すように、ポリシリコン膜１２上に犠牲材料５１、例えば、シリコン窒化物を堆積させる。犠牲材料５１は凹部１２ａ内にも埋め込まれる。

次に、図３（ａ）に示すように、犠牲材料５１の上面に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施し、犠牲材料５１のうち、凹部１２ａの外部に堆積された部分を除去する。
次に、図３（ｂ）に示すように、ポリシリコン膜１２及び犠牲材料５１の上方に、下部構造体として、ポリシリコン膜１３を形成する。

次に、図３（ｃ）に示すように、ポリシリコン膜１３上に下部膜２１を形成する。下部膜２１は、例えば、金属若しくはシリコン、それらの酸化物、又はそれらの窒化物により形成し、例えば、シリコン酸化物（ＳｉＯ_２）により形成する。なお、下部膜２１を、シリコン（Ｓｉ）又はシリコン窒化物（ＳｉＮ）によって形成してもよい。

次に、上部膜２２を形成する。上部膜２２の組成は下部膜２１の組成とは異ならせる。上部膜２２は、例えば、金属、金属酸化物、又は金属窒化物により形成し、例えば、タンタル酸化物（ＴａＯ）により形成する。下部膜２１及び上部膜２２は、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法、ＰＥ−ＣＶＤ（Plasma Enhanced CVD：プラズマ化学気相成長）法、ＰＶＤ（Physical Vapor Deposition：物理気相成長法）法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法によって形成する。なお、図３（ｃ）〜図７においては、簡略化のために、ポリシリコン膜１３よりも下方の構造の図示を省略している。

次に、図４（ａ）に示すように、リソグラフィ法により、上部膜２２上にＹ方向に延びるライン状のレジストマスク５２を形成する。次に、レジストマスク５２をマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、上部膜２２及び下部膜２１が選択的に除去されて、Ｙ方向に延びるラインアンドスペース状に加工される。このとき、上部膜２２の側面２２ａ及び下部膜２１の側面２１ａは順テーパー状に傾斜する。従って、下部膜２１の最大幅は上部膜２２の最大幅よりも大きくなり、上部膜２２及び下部膜２１のそれぞれにおいても、下方に向かうほど幅が大きくなる。加工された下部膜２１及び上部膜２２により、ストッパ膜２０が形成される。

次に、図４（ｂ）に示すように、下部膜２１に対して、サイドエッチングを施す。このエッチングは、上部膜２２のエッチング速度よりも下部膜２１のエッチング速度の方が大きくなるような条件で行う。例えば、下部膜２１をシリコン酸化物によって形成した場合は、エッチング液としてＤＨＦ（diluted hydrofluoric acid：希フッ酸）を用いたウェットエッチングを行う。下部膜２１をシリコンによって形成した場合は、エッチング液として熱リン酸を用いたウェットエッチングを行う。下部膜２１をシリコン窒化物によって形成した場合は、エッチング液としてＴＭＹ（コリン水溶液）を用いたウェットエッチングを行う。又は、これらのウェットエッチングの代わりに、エッチングガスとしてＣＦ系ガスを用いたＲＩＥ等のドライエッチングを行ってもよい。このサイドエッチングにより、下部膜２１の側面２１ａが上部膜２２の側面２２ａよりも後退し、下部膜２１の最大幅が上部膜２２の最大幅よりも小さくなる。

次に、図４（ｃ）に示すように、ストッパ膜２０を覆うように、全面にボロン（Ｂ）をドープしたポリシリコンを堆積させて、ポリシリコン膜１４を成膜する。
次に、図５（ａ）に示すように、ポリシリコン膜１４の上面を平坦化し、上部膜２２の上面を露出させる。
次に、図５（ｂ）に示すように、例えばシリコン酸化物からなる電極間絶縁膜２５、及び、例えばボロンをドープしたポリシリコンからなる制御ゲート電極膜２６を交互に積層させて、上部構造体としての積層体２７を形成する。

次に、図６（ａ）に示すように、リソグラフィ及びドライエッチングを用いて積層体２７を選択的に除去することにより、ストッパ膜２０の直上域に、Ｙ方向及びＺ方向に拡がるスリット５４を形成する。このとき、エッチングはストッパ膜２０において停止するため、スリット５４の下端はストッパ膜２０の上部膜２２内に進入するが、上部膜２２を突き抜けることはない。
次に、図６（ｂ）に示すように、全面に絶縁材料を堆積させて、上面を平坦化することにより、スリット５４内に絶縁部材３１を埋め込む。

次に、図７に示すように、例えばシリコン酸化物からなる電極間絶縁膜２８、及び例えばポリシリコンからなる選択ゲート電極膜２９を形成する。このように、ストッパ膜２０を覆う電極間絶縁膜２５、制御ゲート電極膜２６、電極間絶縁膜２８及び選択ゲート電極膜２９のそれぞれの組成は、上部膜２２の組成とは異ならせる。

次に、図８に示すように、リソグラフィ及びエッチングにより、ストッパ膜２０間の領域を通過して、ポリシリコン膜１２の凹部１２ａのＸ方向両端部に到達するように、選択ゲート電極膜２９、電極間絶縁膜２８、積層体２７、ポリシリコン膜１４及び１３を貫通してＺ方向に延びるメモリホール５５を形成し、凹部１２ａに連通させる。このとき、メモリホール５５はストッパ膜２０の側方を通過するように形成し、ストッパ膜２０には接触させないようにする。

次に、図９に示すように、メモリホール５５を介してウェットエッチングを行い、凹部１２ａ内から犠牲材料５１を除去する。次に、凹部１２ａ及びメモリホール５５からなる空洞の内面上にブロック絶縁層、電荷蓄積層及びトンネル絶縁層をこの順に形成して、メモリ膜３５を成膜する。次に、凹部１２ａ及びメモリホール５５からなる空洞内にポリシリコンを埋め込む。これにより、凹部１２ａ内にパイプコネクタ１５が形成されると共に、メモリホール５５内にシリコンピラー３４が形成される。

次に、図１０に示すように、リソグラフィ及びエッチングにより、選択ゲート電極膜２９及び電極間絶縁膜２８を選択的に除去し、絶縁部材３１の直上域にスリット５６を形成する。
次に、図１に示すように、例えばシリコン酸化物等の絶縁材料を堆積させて、平坦化処理を施すことにより、スリット５６内に絶縁部材３２を埋め込む。

次に、層間絶縁膜４１を形成し、層間絶縁膜４１にホールを形成し、金属材料を堆積させて、ＣＭＰを施すことにより、層間絶縁膜４１内にプラグ４２を形成する。次に、層間絶縁膜４３を形成し、層間絶縁膜４３にホールを形成し、金属材料を堆積させて、ＣＭＰを施すことにより、層間絶縁膜４３内にプラグ４４を形成する。このようにして、本実施形態に係る集積回路装置１が製造される。

次に、本実施形態の効果について説明する。
図４（ａ）に示す工程において、エッチングによりストッパ膜２０を形成すると、エッチングの特性上、ストッパ膜２０の側面は不可避的に順テーパー状に傾斜してしまい、ストッパ膜２０の下部の幅は上部の幅よりも大きくなってしまう。
そこで、本実施形態においては、図４（ｂ）に示す工程において、ストッパ膜２０の下部膜２１に対してサイドエッチングを施すことにより、下部膜２１の最大幅を上部膜２２の最大幅よりも小さくしている。これにより、図８に示す工程において、メモリホール５５を形成するときに、メモリホール５５がストッパ膜２０に接触しにくくなる。メモリホール５５がストッパ膜２０に接触しなければ、メモリホール５５を形成するためのエッチングがストッパ膜２０によって妨げられることがなく、メモリホール５５におけるストッパ膜２０よりも下方に位置する部分が細くなることがない。従って、メモリ膜３５及びシリコンピラー３４を確実に形成することができる。

また、本実施形態においては、図４（ｂ）に示す工程において、ストッパ膜２０の下部膜２１に対してサイドエッチングを施すときに、上部膜２２との間で高いエッチング選択比をとることにより、上部膜２２は実質的にエッチングしない。これにより、上部膜２２が細くなり過ぎることを防止し、図６（ａ）に示す工程において、スリット５４を形成するときに、スリット５４がストッパ膜２０の側方をすり抜けて、ストッパ膜２０よりも下方まで到達することを防止できる。この結果、スリット５４により、ポリシリコン膜１２〜１４からなるバックゲート電極が分断されてしまうことを防止できる。

このように、本実施形態によれば、ストッパ膜２０の下部膜２１を上部膜２２とは別の材料によって形成し、下部膜２１のみにサイドエッチングを施すことにより、ストッパ膜２０がメモリホール５５に介在することを防止しつつ、スリット５４を形成するためのエッチングをストッパ膜２０によって確実に停止させることができる。この結果、本実施形態に係る集積回路装置１は、微細化しても製造が容易である。

これに対して、仮に、下部膜２１をサイドエッチングしないと、ストッパ膜２０間の隙間が狭くなり、この隙間を通過させるようにメモリホール５５を形成することが困難になる。メモリホール５５がストッパ膜２０に接触してしまうと、それ以後のエッチングが妨げられ、メモリホール５５におけるストッパ膜２０よりも下方の部分が細くなってしまう。この結果、図９に示す工程において、メモリ膜３５及びシリコンピラー３４等を形成しようとしたときに、膜詰まりが発生してしまい、設計どおりの形状に形成されない可能性がある。一方、これを避けるために、ストッパ膜２０の幅を小さくすると、図６（ｂ）に示す工程において、スリット５４を形成するときに、スリット５４がストッパ膜２０の側方をすり抜けてしまい、下部構造に損傷を与える可能性がある。そして、集積回路装置を微細化するにつれて、メモリホール５５及びスリット５４を形成する際のマージンが少なくなるため、上述の危険性が増加し、集積回路装置の製造が困難になる。

なお、下部膜２１及び上部膜２２のうちの少なくとも一方は、金属等の導電性材料によって形成してもよい。これにより、ポリシリコン膜１２〜１４からなるバックゲート電極の抵抗を低減することができる。
また、図６（ａ）に示すスリット５４を形成する工程と、図８に示すメモリホール５５を形成する工程とは、順序を逆にしてもよい。

（第２の実施形態）
次に、第２の実施形態について説明する。
図１１（ａ）〜（ｃ）は、本実施形態に係る集積回路装置の製造方法を例示する断面図である。
先ず、図２（ａ）〜図３（ｂ）に示す工程を実施し、シリコン基板１０上に、シリコン酸化膜１１、ポリシリコン膜１２及び１３を形成する。

次に、図１１（ａ）に示すように、ポリシリコン膜１３上に下地膜５９を形成する。下地膜５９は、酸素を含む材料、例えば、シリコン酸化物によって形成する。次に、上部膜６２を形成する。上部膜６２は、例えば、金属により形成し、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）及びジルコニウム（Ｚｒ）からなる群より選択された１種以上の金属により形成する。

次に、図１１（ｂ）に示すように、熱処理を施すことにより、下地膜５９と上部膜６２とを反応させて、下地膜５９と上部膜６２との間に反応層６１を形成する。具体的には、下地膜５９に含まれる酸素により、上部膜６２に含まれる金属を酸化させて、この金属の酸化物からなる反応層６１を形成する。

次に、図１１（ｃ）に示すことにより、レジストマスクを用いてエッチングすることにより、上部膜６２及び反応層６１をＹ方向に延びるラインアンドスペース状に加工する。加工された上部膜６２及び反応層６１により、ストッパ膜６０が形成される。このとき、反応層６１が下部膜となる。

次に、反応層６１に対してサイドエッチングを施す。このサイドエッチングは、反応層６１のエッチング速度が上部膜６２のエッチング速度よりも高くなるような条件で行い、例えば、ウェットエッチングにより行う。これにより、反応層６１の側面が後退し、反応層６１の最大幅が上部膜６２の最大幅よりも小さくなる。次に、図４（ｃ）〜図１１に示す工程を実施する。

本実施形態においても、図１１（ｃ）に示す工程において、反応層６１のみにサイドエッチングを施すことにより、反応層６１の最大幅を上部膜６２の最大幅よりも小さくすることができ、前述の第１の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。

（第２の実施形態の変形例）
次に、第２の実施形態の変形例について説明する。
図１２（ａ）〜（ｃ）は、本変形例に係る集積回路装置の製造方法を例示する断面図である。
本変形例は、前述の第２の実施形態と比較して、ポリシリコン膜１３を下地膜として用いる点が異なっている。

先ず、図２（ａ）〜図３（ｂ）に示す工程を実施し、シリコン基板１０上に、シリコン酸化膜１１、ポリシリコン膜１２及び１３を形成する。
次に、図１２（ａ）に示すように、ポリシリコン膜１３上に上部膜７２を形成する。上部膜７２は、金属により形成する。

次に、図１２（ｂ）に示すように、熱処理を施す。これにより、ポリシリコン膜１３と上部膜７２とが反応し、ポリシリコン膜１３と上部膜７２との間に、上部膜７２を形成する金属のシリサイドからなる反応層７１が形成される。

次に、図１２（ｃ）に示すことにより、上部膜７２及び反応層７１をＹ方向に延びるラインアンドスペース状に加工し、ストッパ膜７０を形成する。次に、反応層７１に対してサイドエッチングを施すことにより、反応層７１の最大幅を上部膜７２の最大幅よりも小さくする。本変形例における上記以外の構成、製造方法及び効果は、前述の第２の実施形態と同様である。

なお、前述の第２の実施形態においては、上部膜に含有させた金属を酸化させて反応層を形成する例を示し、第２の実施形態の変形例においては、上部膜に含有させた金属をシリサイド化させて反応層を形成する例を示したが、これには限定されず、下部膜として、上部膜との間でエッチング選択比が実現できるような膜を形成できればよい。例えば、下地膜に窒素を含有させ、上部膜に金属を含有させ、金属を窒化させることにより、金属窒化物からなる反応層を形成してもよい。

以上説明した実施形態によれば、微細化しても製造が容易な集積回路装置及びその製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：集積回路装置、１０：シリコン基板、１１：シリコン酸化膜、１２：ポリシリコン膜、１２ａ：凹部、１３：ポリシリコン膜、１４：ポリシリコン膜、１５：パイプコネクタ、２０：ストッパ膜、２１：下部膜、２１ａ：側面、２２：上部膜、２２ａ：側面、２２ｂ：下端部、２２ｃ：上端部、２５：電極間絶縁膜、２６：制御ゲート電極膜、２７：積層体、２８：電極間絶縁膜、２９：選択ゲート電極膜、３０：積層構造体、３１、３２：絶縁部材、３４：シリコンピラー、３５：メモリ膜、４１：層間絶縁膜、４２：プラグ、４３：層間絶縁膜、４４：プラグ、５１：犠牲材料、５２：レジストマスク、５４：スリット、５５：メモリホール、５６：スリット、５９：下地膜、６０：ストッパ膜、６１：反応層、６２：上部膜、７０：ストッパ膜、７１：反応層、７２：上部膜

Claims (8)

1. 積層構造体と、
   前記積層構造体内に選択的に設けられたストッパ膜と、
   前記積層構造体内に設けられ、前記積層構造体の積層方向に延び、下端が前記ストッパ膜内に進入した第１垂直部材と、
   前記積層構造体内に設けられ、前記積層構造体の積層方向に延び、前記ストッパ膜の側方を通過する第２垂直部材と、
   を備え、
   前記ストッパ膜は、
   その組成が前記積層構造体の各部の組成とは異なる上部膜と、
   その組成が前記上部膜の組成とは異なり、その最大幅が前記上部膜の最大幅よりも小さい下部膜と、
   を有した集積回路装置。
2. 前記上部膜は、下方に向かうほど幅が大きい請求項１記載の集積回路装置。
3. 前記下部膜は、前記上部膜に含まれる金属の酸化物により形成されている請求項１または２に記載の集積回路装置。
4. 前記下部膜は、前記上部膜に含まれる金属のシリサイドにより形成されている請求項１または２に記載の集積回路装置。
5. 前記ストッパ膜の形状は、前記積層方向に対して直交した第１方向に延びるライン状であり、
   前記第１垂直部材の形状は、前記積層方向及び前記第１方向に拡がる板状であり、
   前記第２垂直部材の形状は、柱状である請求項１〜４のいずれか１つに記載の集積回路装置。
6. 前記第２垂直部材の側面上に設けられたメモリ膜をさらに備え、
   前記積層構造体は、交互に積層されたそれぞれ複数の電極膜及び絶縁膜を有し、
   前記第１垂直部材は絶縁材料からなり、
   前記第２垂直部材は半導体材料からなる請求項１〜５のいずれか１つに記載の集積回路装置。
7. 下部構造体、下部膜及びその組成が前記下部膜の組成とは異なる上部膜がこの順に積層された構造体を形成する工程と、
   前記上部膜及び前記下部膜を選択的に除去することにより、ストッパ膜を形成する工程と、
   前記下部膜に対してサイドエッチングを行う工程と、
   前記ストッパ膜を覆うように、各部の組成が前記上部膜の組成とは異なる上部構造体を形成する工程と、
   前記上部構造体をエッチングすることにより、前記ストッパ膜に到達する第１孔を形成する工程と、
   前記第１孔内に第１垂直部材を形成する工程と、
   前記上部構造体及び前記下部構造体をエッチングすることにより、前記ストッパ膜の側方を通過する第２孔を形成する工程と、
   前記第２孔内に第２垂直部材を形成する工程と、
   を備えた集積回路装置の製造方法。
8. 前記第２孔の内面上にメモリ膜を形成する工程をさらに備え、
   前記上部構造体を形成する工程は、電極膜及び絶縁膜を交互に積層させる工程を有し、
   前記第１垂直部材を絶縁材料により形成し、
   前記第２垂直部材を半導体材料により形成する請求項７記載の集積回路装置の製造方法。

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