TW202105692A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

本發明之實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。 本發明之實施形態之半導體記憶裝置具備：第1積層體，其隔著第1絕緣層積層有複數個導電層，且具有上層之複數個導電層之端部呈台階狀之第1台階部、及下層之複數個導電層之端部呈台階狀之第2台階部；第2積層體，其於基板之上方隔著與第1絕緣層同種之第3絕緣層積層有複數個第2絕緣層，且具有位於與構成第1台階部之導電層相同之層之複數個第2絕緣層之端部呈台階狀的第3台階部；第1柱狀部，其配置於第1台階部之第1階，且自第1階貫通第1積層體；及第2柱狀部，其配置於第2台階部之第2階，且自第2階貫通第1積層體；且第1台階部及第2台階部與第3台階部相互對向，第2台階部與第3台階部至少一部分於俯視下重疊。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
於三維非揮發性記憶體中，對積層後之複數個導電層三維配置記憶胞。於此種構成中，有時於導電層之引出部分即積層構造之台階部中形成例如貫通各階之柱狀構造物以保持積層構造之強度。
一實施形態提供一種能夠抑制形成於台階部之各階之柱狀部之形狀差的半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置具備：基板；第1積層體，其於上述基板之上方隔著第1絕緣層積層有複數個導電層，且具有上層之上述複數個導電層之端部呈台階狀之第1台階部、及下層之上述複數個導電層之端部呈台階狀之第2台階部；第2積層體，其於上述基板之上方隔著與上述第1絕緣層同種之第3絕緣層積層有複數個第2絕緣層，且具有位於與構成上述第1台階部之上述導電層相同之層之上述複數個第2絕緣層之端部呈台階狀的第3台階部；複數個柱，其等在上述第1積層體中沿上述第1積層體之積層方向延伸，且於與上述複數個導電層之各個交叉部形成複數個記憶胞；第1柱狀部，其配置於上述第1台階部之第1階，且自上述第1階貫通上述第1積層體；及第2柱狀部，其配置於上述第2台階部之第2階，且自上述第2階貫通上述第1積層體；且上述第1台階部及上述第2台階部與上述第3台階部相互對向，上述第2台階部與上述第3台階部至少一部分於俯視下重疊。
以下，一面參照圖式，一面對本發明詳細地進行說明。再者，本發明並不受到下述實施形態之限定。又，於下述實施形態中之構成要素中，包含業者容易想到者或實質上相同者。
(半導體記憶裝置之構成例) 圖1(a)～圖1(c)係模式性地表示實施形態之半導體記憶裝置1之構成之一例的圖。圖1(a)係實施形態之半導體記憶裝置1之X方向之剖視圖，圖1(b)係實施形態之半導體記憶裝置1所具備之積層體LMd之Y方向的剖視圖，圖1(c)係實施形態之半導體記憶裝置1所具備之記憶部MEM之Y方向的剖視圖。
如圖1(a)～圖1(c)所示，半導體記憶裝置1具備配置於基板10之周邊電路PER、及配置於周邊電路PER之上方之積層體LMa、LMb、LMd。
周邊電路PER包含CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體等電晶體，有助於半導體記憶裝置1所具備之下述記憶胞之動作。周邊電路PER由絕緣層51覆蓋。
於絕緣層51之上方配置有例如包含多晶矽層等之源極線SL。
於源極線SL上配置有作為第1積層體之積層體LMa、LMb。更具體而言，於源極線SL上配置積層體LMa，該積層體LMa係作為導電層之字元線WL與作為第1絕緣層之絕緣層OL複數個交替積層而成。於積層體LMa上配置積層體LMb，該積層體LMb係作為導電層之字元線WL與作為第1絕緣層之絕緣層OL複數個交替積層而成。
字元線WL例如為鎢層或鉬層等。絕緣層OL例如為SiO2 層等。於圖1(a)～圖1(c)之例中，積層體LMa具有各7層之字元線WL及絕緣層OL。積層體LMb具有各5層之字元線WL及絕緣層OL。但是，各積層體LMa、LMb中之字元線WL及絕緣層OL之層數為任意。
如此，半導體記憶裝置1例如為積層有積層體LMa、LMb各者之2階(2Tier)構成之半導體記憶裝置。
積層體LMa具有記憶部MEM、及積層體LMa之端部呈台階狀之台階部STRa。積層體LMb具有記憶部MEM、及積層體LMb之端部呈台階狀之台階部STRb。台階部STRa、STRb由絕緣層52覆蓋至積層體LMb之上表面之高度。於絕緣層52上配置絕緣層53。
於記憶部MEM呈矩陣狀配置有貫通積層體LMa、LMb到達源極線SL之複數個柱PL。於該等柱PL之高度方向上形成記憶胞。下文對柱PL之詳細之構成進行敍述。柱PL經由柱PL上之插塞CH而與位元線BL連接。
積層體LMa之台階部STRa具有朝向記憶部MEM側升高之台階形狀。台階部STRa係在將1個字元線WL及其上層之1個絕緣層OL設為1階時，具有與字元線WL及絕緣層OL之層數相當之階數。即，於圖1(a)～圖1(c)之例中，台階部STRa全部具有7個階。
積層體LMb之台階部STRb具有朝向記憶部MEM側升高之台階形狀。台階部STRb係在將1個字元線WL及其上層之1個絕緣層OL設為1階時，具有與字元線WL及絕緣層OL之層數相當之階數。即，於圖1(a)～圖1(c)之例中，台階部STRb全部具有5個階。台階部STRb係以與台階部STRa連續之方式配置，台階部STRb之各階相當於台階部STRa之上階。
於台階部STRa、STRb之各階配置有柱狀部HR及接點CC。柱狀部HR貫通絕緣層52，並且貫通各階之下層之積層體LMa或積層體LMa、LMb到達源極線SL。即，配置於台階部STRa之任一階之柱狀部HR貫通該階之下層的積層體LMa。配置於台階部STRb之任一階之柱狀部HR貫通該階之下層之積層體LMa、LMb之兩者。接點CC貫通絕緣層53、52、及各階之上層之絕緣層OL到達各階之下層之字元線WL。接點CC之上端例如連接於上層配線。如此，能夠藉由台階部STRa、STRb將積層後之複數個字元線WL向上層配線引出。
於覆蓋積層體LMa、LMb之台階部STRa、STRb之絕緣層52中配置有作為第2積層體之積層體LMd，上述積層體LMd係作為第2絕緣層之絕緣層NL與作為第3絕緣層之絕緣層OL複數個交替積層而成。絕緣層NL例如為SiN層等。絕緣層OL包含與積層體LMa、LMb之絕緣層OL相同之材料，例如為SiO2 層等。於圖1(a)～圖1(c)之例中，積層體LMb具有各5層之絕緣層NL、OL。但是，各積層體LMd中之絕緣層NL、OL之層數為任意。
積層體LMd具有積層體LMd之端部呈台階狀之台階部STRd。但是，於積層體LMd中，並非如積層體LMa、LMb般配置有記憶胞，積層體LMd例如為無助於半導體記憶裝置1之動作之虛設之構成。
積層體LMd之台階部STRd具有朝向記憶部MEM側降低之台階形狀。台階部STRd係在將1個絕緣層NL及其上層之1個絕緣層OL設為1階份時，具有與絕緣層NL、OL之層數相當之階數。即，於圖1(a)～圖1(c)之例中，台階部STRd全部具有5個階。
積層體LMd配置於與積層體LMb大致相同之高度位置，積層體LMd中之各層之層，即積層高度與積層體LMb中之各層之層相等。例如，積層體LMd之最下層之絕緣層NL位於與積層體LMb之最下層之字元線WL相同的層，配置於大致相等之高度。積層體LMd之最上層之絕緣層OL位於與積層體LMb之最上層之絕緣層OL相同之層，配置於大致相等之高度。因此，積層體LMd之最下階與積層體LMb之最下階對向，積層體LMd之最上階與積層體LMb之最上階對向。換言之，積層體LMd之台階部STRd整體與積層體LMb之台階部STRb整體對向。
積層體LMd之台階部STRd配置於至少一部分與積層體LMa之台階部STRa於俯視下重疊之位置。台階部STRd、STRa重疊之區域較大者更佳。於圖1(a)～圖1(c)之例中，台階部STRd之最下階位於與自台階部STRa之最下階起第5階重疊之位置，台階部STRd之最上階位於與台階部STRa之最下階重疊之位置。圖1(b)表示台階部STRd之最上階與台階部STRa之最下階重疊之位置的剖面。
藉此，配置於積層體LMa之台階部STRa之各階之柱狀部HR亦貫通積層體LMd之台階部STRd的各階。配置於自台階部STRa之最下階起第5階之柱狀部HR貫通台階部STRd之第1階。即，該柱狀部HR貫通台階部STRd之各1層之絕緣層NL、OL、及台階部STRa之各5層之字元線WL與絕緣層OL。配置於台階部STRa之最下階之柱狀部HR貫通台階部STRd之最上階及其下層。即，該柱狀部HR貫通台階部STRd之各5層之絕緣層NL、OL、及台階部STRa之各1層之字元線WL與絕緣層OL。
又，配置於積層體LMa之台階部STRa之各階之接點CC亦貫通積層體LMd之台階部STRd的各階。配置於自台階部STRa之最下階起第5階之接點CC貫通台階部STRd之第1階。配置於台階部STRa之最下階之接點CC貫通台階部STRd之最上階及其下層。
積層體LMa、LMb、LMd藉由沿著X方向延伸之作為帶狀部之複數個狹縫ST沿Y方向分割。狹縫ST例如為槽狀之構成，槽內由絕緣層54填充。或者亦可藉由利用以絕緣層為襯墊之導電層將槽內填充，狹縫ST作為源極線接點而發揮功能。
於配置積層體LMa、LMb之區域中，狹縫ST貫通積層體LMa、LMb到達源極線SL。於配置積層體LMd之區域中，狹縫ST貫通積層體LMd、其下方之絕緣層52到達源極線SL。但是，積層體LMa、LMb與狹縫ST之側面，即絕緣層54相接，但積層體LMd與狹縫ST之間具有間隙，而不與狹縫ST之側面，即絕緣層54相接。積層體LMd與狹縫ST之間之間隙例如由絕緣層55填埋。
圖2係模式性地表示實施形態之半導體記憶裝置1所具備之記憶胞MC之圖。
如圖2所示，柱PL自柱PL之內側起依序具備核心層CR、通道層CN、隧道絕緣層TN、電荷儲存層CG、及阻擋絕緣層BK。通道層CN亦配置於柱PL之底面。於通道層CN之上端連接插塞CH，於插塞CH之上端連接位元線BL。
核心層CR、隧道絕緣層TN及阻擋絕緣層BK例如為SiO2 層等。通道層CN例如為非晶矽層或多晶矽層等。電荷儲存層CG例如為SiN層等。
藉由柱PL具有此種構成，而於柱PL與各層之字元線WL之交叉部形成記憶胞MC。自字元線WL對記憶胞MC施加特定之電壓，於記憶胞MC保持特定之電荷，藉此記憶胞MC非揮發地記憶資料。藉由自字元線WL對記憶胞MC施加特定之電壓而讀出記憶於記憶胞MC之資料。
其中，包含積層體LMa之最下層及積層體LMb之最上層之導電層之1個以上的導電層亦可作為選擇閘極線而發揮功能。於該情形時，於選擇閘極線與柱PL之交叉部形成選擇閘極。自選擇閘極線對選擇閘極施加特定之電壓，而藉由選擇閘極接通或斷開，能夠選擇形成於特定之柱PL之記憶胞MC作為動作對象之記憶胞MC。
如此，半導體記憶裝置1例如構成為於記憶部MEM內三維配置有記憶胞MC之三維非揮發性記憶體。
再者，配置於上述台階部STRa、STRb之柱狀部HR例如亦可具備與柱PL相同之構成。即，柱狀部HR可自柱狀部HR之內側起依序具備例如SiO2 層、非晶矽層或多晶矽層、SiO2 層、SiN層、及SiO2 層。但是，柱狀部HR亦可具備與柱PL不同之構成。於該情形時，可於柱狀部HR內填充例如SiO2 層或SiN層等。
(半導體記憶裝置之製造處理之例) 其次，利用圖3(a)～圖16(c)，對半導體記憶裝置1之製造處理之例進行說明。圖3(a)～圖16(c)係表示實施形態之半導體記憶裝置1之製造處理之順序之一例的流程圖。圖3(a)～圖16(c)之各圖(a)係製造處理中之半導體記憶裝置1之X方向的剖視圖，與圖1(a)對應。圖3(a)～圖16(c)之各圖(b)係於製造處理中成為半導體記憶裝置1所具備之積層體LMd之Y方向的剖視圖，與圖1(b)對應。圖3(a)～圖16(c)之各圖(c)係於製造處理中成為半導體記憶裝置1所具備之記憶部MEM之Y方向的剖視圖，與圖1(c)對應。
如圖3(a)～圖3(c)所示，於基板10形成包含電晶體之周邊電路PER。周邊電路PER例如可使用一般之半導體電路之形成方法而形成。由絕緣層51覆蓋周邊電路PER，於絕緣層51上形成包含多晶矽層等之源極線SL。
於源極線SL上形成絕緣層NL與絕緣層OL複數個交替積層而成之積層體LMas。絕緣層NL例如為藉由後續之處理替換為鎢或鉬等導電材料而成為字元線之犧牲層。積層體LMas係於絕緣層NL向字元線WL之替換處理(以下，亦稱為替換處理)後成為第1階(Tier1)之積層體LMa之部分。
如圖4(a)～圖4(c)所示，形成覆蓋積層體LMas之一部分之抗蝕圖案61，以於積層體LMas形成台階部STRas。抗蝕圖案61覆蓋至積層體LMa之成為記憶部MEM之部分及成為台階部STRa之最下階之部分。
藉由O2 電漿等對抗蝕圖案61進行細化(slimming)，向之後成為記憶部MEM之側後退，並且將絕緣層NL、OL之一部分台階狀逐漸除去。
如圖5(a)～圖5(c)所示，藉由將抗蝕圖案61之細化與絕緣層NL、OL之去除交替重複進行複數次，而於積層體LMas形成台階部STRas。如圖5(b)所示，自之後配置積層體LMd之區域殘留特定階以下之絕緣層NL、OL而將積層體LMas完全去除。如圖5(c)所示，於之後成為記憶部MEM之區域中，保持積層體LMas完全殘留之狀態。
如圖6(a)～圖6(c)所示，使覆蓋台階部STRas之絕緣層52形成至積層體LMas之上表面之高度。
如圖7(a)～圖7(c)所示，於積層體LMas之成為記憶部MEM之區域及台階部STRas、以及之後配置積層體LMd之區域之絕緣層52之上形成絕緣層NL與絕緣層OL複數個交替積層而成的積層體LMbs。積層體LMbs係於絕緣層NL向字元線WL之替換處理後成為第2階(Tier2)之積層體LMb之部分。又，自積層體LMbs之一部分亦形成積層體LMd。
如圖8(a)～圖8(c)所示，形成覆蓋積層體LMbs之一部分之抗蝕圖案62，以於積層體LMbs形成台階部STRbs。
抗蝕圖案62覆蓋至積層體LMb之成為記憶部MEM之部分及成為台階部STRb之最下階之部分。藉此，連續地形成台階部STRas、STRbs。
又，抗蝕圖案62覆蓋之後配置積層體LMd之區域。此時，以之後形成之台階部STRas、STRd重疊之區域變大之方式使抗蝕圖案62之端部儘可能地接近另一抗蝕圖案62之端部。於抗蝕圖案62之形成處理中，較佳為以與其對應之解像度進行圖案化。
藉由O2 電漿等對覆蓋成為記憶部MEM及台階部STRb之區域之抗蝕圖案62進行細化，向之後成為記憶部MEM之側後退。此時，覆蓋配置積層體LMd之區域之抗蝕圖案62向與記憶部MEM相反側後退。如此，一面使抗蝕圖案62向各自之方向後退，一面將絕緣層NL、OL之一部分去除而成為台階狀。
如圖9(a)～圖9(c)所示，藉由覆蓋成為台階部STRb之區域之抗蝕圖案62之後退，於抗蝕圖案62之麓部形成與台階部STRas連續之台階部STRbs。藉由覆蓋配置積層體LMd之區域之抗蝕圖案62之後退，於抗蝕圖案62之麓部形成台階部STRd。又，藉由形成台階部STRbs、STRd而將積層有絕緣層NL、OL之積層體LMd自積層體LMbs分離。
藉此，形成具有與台階部STRbs對向之台階部STRd之積層體LMd。
如圖10(a)～圖10(c)所示，進而形成絕緣層52，覆蓋台階部STRbs、STRd至積層體LMbs、LMd之上表面之高度。
如圖11(a)～圖11(c)所示，形成貫通積層體LMa、LMbs之柱PL、及配置於台階部STRas、STRbs之各階之柱狀部HR。
更具體而言，於成為記憶部MEM之區域中，形成貫通積層體LMas、LMbs到達源極線SL之記憶孔。又，自記憶孔之內壁側形成阻擋絕緣層BK、電荷儲存層CG、隧道絕緣層TN、及通道層CN。通道層CN亦形成於記憶孔之底面。於通道層CN之內側填充核心層CR。藉由以上形成柱PL。
例如與其並行，於台階部STRbs中，形成自上方之絕緣層52及各階貫通下層之積層體LMas、LMbs到達源極線SL之孔。於台階部STRas中，形成自上方之絕緣層52、積層體LMd之特定階貫通下層部分，並自各階貫通下層之積層體LMas到達源極線SL之孔。於如此形成之孔內例如與柱PL內之成膜並行形成與柱PL內相同之材料。
但是，柱PL與柱狀部HR亦可不並行形成。例如，亦可於並行形成柱PL之記憶孔與柱狀部HR之孔之後，分別進行記憶孔內之成膜與孔內之成膜。於該情形時，亦可使構成柱PL之構件與構成柱狀部HR之構件不同。又，例如亦可分別形成柱PL之記憶孔與柱狀部HR之孔，進而分別形成記憶孔內之成膜與孔內之成膜。
此處，即便於按照上述任一順序形成柱狀部HR之情形時，自積層體LMbs之最上階配置至積層體LMas之最下階之柱狀部HR亦可一次性形成。
此時，於台階部STRbs中，孔所貫通之積層數於台階部STRbs之最上階最多，貫通各12層之絕緣層NL、OL，於台階部STRbs之最下階最少，貫通各8層之絕緣層NL、OL。
又，於台階部STRas中，孔所貫通之積層數於台階部STRas之最上階最多，貫通各7層之絕緣層NL、OL。又，自台階部STRas之最上階之下1階至最下階，孔所貫通之積層數全部固定。於台階部STRas之最上階之下1階，即自最下階起第6階中，貫通積層體LMas之各6層之絕緣層NL、OL。自台階部STRas之最下階起第5階中，於積層體LMd之第1階之各1層之絕緣層NL、OL、及積層體LMas之第5階以下之各5層的絕緣層NL、OL中，貫通合計各6層之絕緣層NL、OL。於台階部STRas之最下階中，於積層體LMd之第5階以下之各5層之絕緣層NL、OL、及積層體LMas之第1階之各1層之絕緣層NL、OL中，貫通合計各6層之絕緣層NL、OL。
再者，台階部STRas、STRd重疊之區域越大，即，台階部STRas、STRd之越多之階相互重疊，則配置於台階部STRas之各階之孔所貫通之積層數之差越小。
如圖12(a)～圖12(c)所示，形成貫通積層體LMd之複數個槽TR。槽TR係於狹縫ST之形成位置以Y方向之寬度較狹縫ST寬之方式形成。由絕緣層55將槽TR內掩埋。
如圖13(a)～圖13(c)所示，形成貫通積層體LMas、LMbs、LMd到達源極線SL之複數個狹縫ST。此時，於積層體LMas、LMbs中，以將各個絕緣層NL、OL斷離之方式形成狹縫ST。於積層體LMd中，以配置於槽TR內之方式形成狹縫ST。於該時間點，於狹縫ST內不進行任何填充。
如圖14(a)～圖14(c)所示，經由狹縫ST將積層體LMas、LMbs之絕緣層NL去除。藉此，形成於絕緣層OL間具有將絕緣層NL去除而得之空隙之積層體LMag、LMbg。積層體LMag、LMbg係於絕緣層OL間具有空隙之脆弱之構成。但是，於之後成為記憶部MEM之區域中，由具有積層構造之複數個柱PL支持該脆弱之構造。又，台階部STRag、STRbg亦成為於絕緣層OL間具有空隙之脆弱之構成，但由貫通各階配置之柱狀部HR支持該脆弱之構造。
另一方面，積層體LMd之各層不與狹縫ST直接相接，積層體LMd之絕緣層NL不會被去除。
如圖15(a)～圖15(c)所示，經由狹縫S於積層體LMag、LMbg之空隙填充鎢或鉬等導電材料形成字元線WL。藉此，形成字元線WL與絕緣層OL複數個交替積層而成的積層體LMa、LMb。
另一方面，積層體LMd之各層不與狹縫ST直接相接，積層體LMd之絕緣層NL不會被替換為字元線WL。
如圖16(a)～圖16(c)所示，於狹縫ST內例如填充絕緣層55。此時，亦可以絕緣層為襯墊將導電層填充於狹縫ST內，狹縫ST作為源極線接點等發揮功能。
其後，於柱PL之通道層CN上形成插塞CH，於台階部STR之各階形成接點CC。配置於台階部STRb之各階之接點CC主要使台階部STRb上方之絕緣層52貫通形成接觸孔，於接觸孔內埋入導電材料而形成。配置於台階部STRa之各階之接點CC係形成亦貫通台階部STRa上方之積層體LMd之接觸孔，於接觸孔內埋入導電材料而形成。
進而，其後形成與插塞CH連接之位元線BL、及與接點CC連接之上層配線等。
藉由以上，實施形態之半導體記憶裝置1之製造處理結束。
(比較例) 於比較例之半導體記憶裝置中，不配置與下階(Tier1)之台階部重疊之虛設之積層體。藉此，於形成柱狀部之前形成孔時，有時於複數個孔間成為不同之加工形狀。其原因在於：例如於上階(Tier2)之台階部中，與下階(Tier1)之台階部相比，必須貫通積層體中之更多之層。
若與Tier2之台階部相應地構築孔形成處理之條件，則有時Tier1之台階部之孔成為彎曲形狀，或者穿透源極線。若孔為彎曲形狀，則有時會發生特定材料之埋入不良。若孔穿透源極線，則有時會對下層構造帶來影響。
根據實施形態之半導體記憶裝置1，於Tier1之台階部STRas形成成為柱狀部HR之孔時，亦貫通台階部STRas上方之積層體LMd。藉此，能夠於Tier2之台階部STRbs之孔與Tier1之台階部STRas之孔中，減小貫通之絕緣層NL、OL之層數之差。藉此，能夠抑制Tier2之台階部STRbs與Tier1之台階部STRas中之孔形狀上產生之差。
根據實施形態之半導體記憶裝置1，以Tier1之台階部STRa與積層體LMd之台階部STRd重疊之區域變大之方式構成。藉此，於台階部STRas內，配置於各階之孔所貫通之積層數之差變小，能夠更進一步減小孔形狀之差。
根據實施形態之半導體記憶裝置1，形成積層體LMd之處理與形成Tier2之台階部STRb之處理大致並行進行。藉此，能夠不使半導體記憶裝置1之製造處理數增加而形成積層體LMd，能夠抑制半導體記憶裝置1之製造處理變得繁雜及成本之增大。
根據實施形態之半導體記憶裝置1，積層體LMd中之絕緣層NL不藉由替換處理替換為字元線WL等導電層。替換後之字元線WL與絕緣層OL之積層之蝕刻去除非常困難，但形成用於接點CC之接觸孔時，只要藉由蝕刻去除而使其貫通積層體LMd中之絕緣層NL、OL即可，易於形成接觸孔。亦可以與台階部STRa之各階之字元線WL相接之方式，且以不貫通字元線WL之方式形成接觸孔。又，能夠不擔憂電性影響而使其貫通積層體LMd將接點CC配置於台階部STRa之各階。
根據實施形態之半導體記憶裝置1，藉由配置積層體LMd，絕緣層NL、OL所占之面積增加，於製造處理中之熱處理中，因構成材之不同所產生之熱收縮之差減小，可抑制基板10之翹曲等。
再者，於上述實施形態中，對積層體LMas、LMbs一次性形成柱PL，但並不限於此。亦可以於僅形成積層體LMas之狀態下形成柱PL之下側構造之一部分，於形成積層體LMbs之後再形成柱PL之整體等方式分開形成柱PL之上下構造。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有於2019年3月18日提出申請之日本專利申請編號2019-50385之優先權之利益，該日本專利申請之全部內容援用於本申請中。
1:半導體記憶裝置 10:基板 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 61:抗蝕圖案 62:抗蝕圖案 BK:阻擋絕緣層 BL:位元線 CC:接點 CH:插塞 CG:電荷儲存層 CN:通道層 CR:核心層 HR:柱狀部 LMa:積層體 LMag:積層體 LMas:積層體 LMb:積層體 LMbg:積層體 LMbs:積層體 LMd:積層體 MC:記憶胞 MEM:記憶部 NL:絕緣層 OL:絕緣層 PER:周邊電路 PL:柱 SL:源極線 ST:狹縫 STRa:台階部 STRag:台階部 STRas:台階部 STRb:台階部 STRbg:台階部 STRbs:台階部 STRd:台階部 TN:隧道絕緣層 TR:槽 WL:字元線
圖1(a)～圖1(c)係模式性地表示實施形態之半導體記憶裝置之構成之一例的圖。 圖2係模式性地表示實施形態之半導體記憶裝置所具備之記憶胞之圖。 圖3(a)～圖16(c)係表示實施形態之半導體記憶裝置之製造處理之順序之一例的流程圖。
1:半導體記憶裝置
10:基板
51:絕緣層
52:絕緣層
53:絕緣層
BL:位元線
CC:接點
CH:插塞
HR:柱狀部
LMa:積層體
LMb:積層體
LMd:積層體
MEM:記憶部
NL:絕緣層
OL:絕緣層
PER:周邊電路
PL:柱
SL:源極線
STRa:台階部
STRb:台階部
STRd:台階部
WL:字元線

Claims (16)

  1. 一種半導體記憶裝置，其具備： 第1積層體，其隔著第1絕緣層積層有複數個導電層，且具有上層之上述複數個導電層之端部呈台階狀之第1台階部、及下層之上述複數個導電層之端部呈台階狀之第2台階部； 第2積層體，其隔著與上述第1絕緣層同種之第3絕緣層積層有複數個第2絕緣層，且具有位於與構成上述第1台階部之上述導電層相同之層的上述複數個第2絕緣層之端部呈台階狀的第3台階部； 複數個柱，其等在上述第1積層體中於上述第1積層體之積層方向延伸，且於與上述複數個導電層之各個交叉部形成複數個記憶胞； 第1柱狀部，其配置於上述第1台階部，且貫通上述第1積層體；及 第2柱狀部，其配置於上述第2台階部，且貫通上述第1積層體；且 上述第1台階部與上述第3台階部相互對向，上述第2台階部與上述第3台階部至少一部分於俯視下重疊。
  2. 如請求項1之半導體記憶裝置，其中 上述第2台階部之上方之階與上述第3台階部之下方之階於俯視下重疊，且 上述第2台階部之下方之階與上述第3台階部之上方之階於俯視下重疊。
  3. 如請求項1之半導體記憶裝置，其中 上述第2台階部之至上述第1積層體之最下層之上述導電層和上述第3台階部之至上述第2積層體之最下層之上述第2絕緣層的合計之層數與 上述第1積層體之上述導電層之層數相等。
  4. 如請求項1之半導體記憶裝置，其中 上述第1柱狀部自上述第1台階部之上方之第1高度到達下方之上述第1積層體的最下層， 上述第2柱狀部自上述第2台階部之上方之上述第1高度貫通至上述第3台階部之下方之上述第2積層體的最下層，進而貫通至下方之上述第1積層體之最下層。
  5. 如請求項1之半導體記憶裝置，其具備： 第1接點，其配置於上述第1台階部，且與上述導電層連接；及 第2接點，其配置於上述第2台階部，且與上述導電層連接。
  6. 如請求項5之半導體記憶裝置，其中 上述第1接點自上述第1台階部之上方之第2高度到達上述導電層，且 上述第2接點自上述第2台階部之上方之上述第2高度到達上述第3台階部之下方之上述第2積層體的最下層，進而到達上述導電層。
  7. 如請求項1之半導體記憶裝置，其具備貫通上述第1積層體及上述第2積層體之帶狀部，且 上述第1積層體之上述導電層與上述帶狀部之側面相接， 上述第2積層體之上述第2絕緣層不與上述帶狀部之側面相接。
  8. 一種半導體記憶裝置之製造方法，其包括： 形成隔著第1絕緣層積層有複數個第2絕緣層之第1積層體之一部分； 一邊對覆蓋上述第1積層體之一部分之第1遮罩圖案進行細化，一邊於上述第1積層體之一部分形成上述複數個第2絕緣層之端部呈台階狀之第1台階部； 以覆蓋包含上述第1台階部之上述第1積層體之一部分之方式，形成隔著第1絕緣層積層有複數個第2絕緣層之上述第1積層體之其他部分； 一邊對覆蓋上述第1積層體之其他部分之第2遮罩圖案進行細化(slimming)，一邊形成向上述第1台階部之上層方向延伸之第2台階部； 形成上述第2台階部時， 隔著上述第1絕緣層積層上述複數個第2絕緣層，形成第3台階部，藉此形成自上述第1積層體斷離之第2積層體，上述複數個第2絕緣層位於與構成上述第2台階部之上述第2絕緣層相同之層，上述第3台階部與上述第2台階部對向且至少一部分與上述第1台階部於俯視下重疊。
  9. 如請求項8之半導體記憶裝置之製造方法，其中 上述第1台階部之上方之階與上述第3台階部之下方之階於俯視下重疊， 上述第1台階部之下方之階與上述第3台階部之上方之階於俯視下重疊。
  10. 如請求項8之半導體記憶裝置之製造方法，其中 自上述第1台階部至上述第1積層體之最下層之上述第2絕緣層和自上述第3台階部至上述第2積層體之最下層之上述第2絕緣層的合計之層數與 自上述第2台階部至上述第1積層體之最下層之上述第2絕緣層之層數相等。
  11. 如請求項8之半導體記憶裝置之製造方法，其中 形成配置於上述第2台階部且到達上述第1積層體之最下層之第1柱狀部、及形成配置於上述第1台階部且到達上述第1積層體之最下層之第2柱狀部。
  12. 如請求項11之半導體記憶裝置之製造方法，其中 上述第1柱狀部形成於第1孔內，上述第1孔自上述第2台階部之上方之第1高度到達上述第1積層體的最下層，且 上述第2柱狀部形成於第2孔內，上述第2孔自上述第1台階部之上方之上述第1高度到達上述第2積層體的最下層，進而到達下方之上述第1積層體之最下層。
  13. 如請求項12之半導體記憶裝置之製造方法，其中 於形成上述第1柱狀部及上述第2柱狀部之後， 形成貫通槽，上述貫通槽貫通上述第1積層體及上述第2積層體，且與上述第1積層體之上述第2絕緣層於側面相接，不與上述第2積層體之上述第2絕緣層相接。
  14. 如請求項13之半導體記憶裝置之製造方法，其中 經由上述貫通槽將上述第1積層體之上述第2絕緣層替換為導電層。
  15. 如請求項14之半導體記憶裝置之製造方法，其中 形成配置於上述第2台階部且與上述導電層連接之第1接點、及形成配置於上述第1台階部且與上述導電層連接之第2接點。
  16. 如請求項15之半導體記憶裝置之製造方法，其中 上述第1接點形成於第1接觸孔內，上述第1接觸孔自上述第2台階部之上方之第2高度到達上述導電層，且 上述第2接點形成於第2接觸孔內，上述第2接觸孔自上述第1台階部之上方之上述第2高度到達上述第3台階部之下方之上述第2積層體的最下層，進而到達上述導電層。
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