JP2022139973A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】電極層同士を簡単に分断することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板を備える。前記装置はさらに、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の第１電極層と、前記第１電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第２電極層と、を含む積層膜を備える。前記装置はさらに、前記複数の第１電極層および前記複数の第２電極層内を前記第１方向に貫く第１絶縁膜および第２絶縁膜を備える。前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記基板と前記複数の第１電極層のうちの最下層との間に設けられた第１部分と、前記第１部分に連結され、前記複数の第１電極層内を前記第１方向に貫く第２部分と、を有する第１空隙部を含む。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
３次元半導体メモリの電極層（例えば選択線）を製造する際、電極層同士を簡単に分断することが可能な方法を採用することが望ましい。
特開２０１９－０７９８８５号公報
電極層同士を簡単に分断することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、基板を備える。前記装置はさらに、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の第１電極層と、前記第１電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第２電極層と、を含む積層膜を備える。前記装置はさらに、前記複数の第１電極層および前記複数の第２電極層内を前記第１方向に貫き、前記第１方向と交差する第２方向に延び、かつ前記複数の第１電極層および前記複数の第２電極層を、前記第１方向と交差する第３方向に分割する第１絶縁膜および第２絶縁膜を備える。前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記基板と前記複数の第１電極層のうちの最下層との間に設けられた第１部分と、前記第１部分に連結され、前記複数の第１電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１電極層を前記第３方向に分割する第２部分と、を有する第１空隙部を含む。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の構造を示す平面図および断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(7/8)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/8)である。 第１実施形態の半導体装置の製造方法を示す拡大断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す拡大断面図(2/2)である。 第１実施形態の半導体装置の製造方法を示す平面図および断面図(1/5)である。 第１実施形態の半導体装置の製造方法を示す平面図および断面図(2/5)である。 第１実施形態の半導体装置の製造方法を示す平面図および断面図(3/5)である。 第１実施形態の半導体装置の製造方法を示す平面図および断面図(4/5)である。 第１実施形態の半導体装置の製造方法を示す平面図および断面図(5/5)である。 第１実施形態の第１変形例の半導体装置の製造方法を示す平面図および断面図である。 第１実施形態の第２変形例の半導体装置の製造方法を示す平面図および断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の構造を示す平面図および断面図である。 第２実施形態の半導体装置の製造方法を示す平面図および断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す平面図および断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図２７において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元半導体メモリである。
図１の半導体装置は、基板１と、下部積層膜２と、上部積層膜３と、複数の下部柱状部４と、複数の上部柱状部５と、複数の埋込絶縁膜６と、複数の埋込絶縁膜７とを備えている。下部積層膜２および上部積層膜３は、積層膜の例である。下部柱状部４および上部柱状部５は、柱状部の例である。埋込絶縁膜６は、第１および第２絶縁膜の例である。
下部積層膜２は、層間絶縁膜１１と、エアギャップ（空隙部）１２と、複数の絶縁層１３と、複数の電極層１４と、層間絶縁膜１５とを含み、上部積層膜３は、複数の電極層１６と、複数の絶縁層１７と、層間絶縁膜１８とを含んでいる。エアギャップ１２は、部分Ｐ１と、複数の部分Ｐ２とを含み、電極層１４は、複数のソース側選択線ＳＧＳと、複数のワード線ＷＬとを含み、電極層１６は、複数のワード線ＷＬと、複数のドレイン側選択線ＳＧＤとを含んでいる。エアギャップ１２は、第１空隙部の例である。部分Ｐ１および部分Ｐ２はそれぞれ、第１および第２部分の例である。ソース側選択線ＳＧＳ、ワード線ＷＬ、およびドレイン側選択線ＳＧＤはそれぞれ、第１、第２、および第３電極層の例である。
図１の半導体装置はさらに、１つの領域Ｒ１と、複数の領域Ｒ２とを備えている。領域Ｒ１は例えば、３次元半導体メモリの１つのフィンガーに相当する。一方、各領域Ｒ２は例えば、３次元半導体メモリの１つのページに相当する。図１では、１つの領域Ｒ１が、５つの領域Ｒ２を含んでいる。
以下、図１の半導体装置の構造のさらなる詳細を説明する。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例であり、Ｘ方向は第１方向の例である。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。
下部積層膜２は、基板１上に形成された層間絶縁膜１１と、層間絶縁膜１１上に形成されたエアギャップ１２と、エアギャップ１２上に交互に形成された複数の絶縁層１３および複数の電極層１４と、これらの絶縁層１３および電極層１４上に形成された層間絶縁膜１５とを含んでいる。層間絶縁膜１１は、基板１上に直接形成されていてもよいし、基板１上に他の層を介して形成されていてもよい。層間絶縁膜１１は例えば、ＳｉＯ２膜（シリコン酸化膜）である。エアギャップ１２は例えば、空気で満たされた空間である。絶縁層１３は例えば、ＳｉＯ２膜である。電極層１４は例えば、バリアメタル層としてＴｉＮ膜（チタン窒化膜）を含み、電極材層としてＷ（タングステン）層を含む金属層である。層間絶縁膜１５は例えば、ＳｉＯ２膜である。
電極層１４は、基板１の上方に設けられ、Ｚ方向に互いに離隔された複数のソース側選択線ＳＧＳと、これらのソース側選択線ＳＧＳの上方に設けられ、Ｚ方向に互いに離隔された複数のワード線ＷＬとを含んでいる。これらの電極層１４は、絶縁層１３により互いに電気的に絶縁されている。
エアギャップ１２は、埋込絶縁膜６間で層間絶縁膜１１と絶縁層１３との間に設けられた部分Ｐ１と、部分Ｐ１に連結されており電極層１４内に設けられた複数の部分Ｐ２とを含んでいる。部分Ｐ１は、Ｘ方向とＹ方向とに延びている。一方、これらの部分Ｐ２は、部分Ｐ１のＺ方向に配置され、Ｚ方向とＹ方向とに延びており、Ｘ方向に互いに隣接している。本実施形態の各部分Ｐ２は、図１に示すように、ソース側選択線ＳＧＳに相当する電極層１４内に形成されている。よって、各部分Ｐ２の上部（上面）は、ソース側選択線ＳＧＳとワード線ＷＬとの間に設けられた絶縁層１３の下面に接している。また、各部分Ｐ２の側部（側面）は、ソース側選択線ＳＧＳの側面と、ソース側選択線ＳＧＳ間に設けられた絶縁層１３の側面とに接している。
図１では、部分Ｐ１が、基板１とソース側選択線ＳＧＳに相当する電極層１４のうちの最下層との間に形成されている。また、各部分Ｐ２は、ソース側選択線ＳＧＳに相当する電極層１４をＺ方向に貫いており、Ｙ方向に延びており、ソース側選択線ＳＧＳに相当する電極層１４をＸ方向に分割している。
上部積層膜３は、層間絶縁膜１５上に交互に形成された複数の電極層１６および複数の絶縁層１７と、これらの電極層１６および絶縁層１７上に形成された層間絶縁膜１８とを含んでいる。電極層１６は例えば、バリアメタル層としてＴｉＮ膜を含み、電極材層としてＷ層を含む金属層である。絶縁層１７は例えば、ＳｉＯ２膜である。層間絶縁膜１８は例えば、ＳｉＯ２膜である。
電極層１６は、下部積層膜２内のワード線ＷＬの上方に設けられ、Ｚ方向に互いに離隔された複数のワード線ＷＬと、上部積層膜３内のワード線ＷＬの上方に設けられ、Ｚ方向に互いに離隔された複数のドレイン側選択線ＳＧＤとを含んでいる。これらの電極層１６は、絶縁層１７により互いに電気的に絶縁されている。
下部柱状部４は、下部積層膜２内に形成されており、Ｚ方向に延びる柱状の形状を有している。後述するように、各下部柱状部４は、下部積層膜２内に電荷蓄積層やチャネル半導体層を含んでいる。各下部柱状部４は、ソース側選択線ＳＧＳと共に選択トランジスタを形成しており、ワード線ＷＬと共にメモリセルトランジスタ（メモリセル）を形成している。各下部柱状部４は、下部積層膜２内の絶縁層１３および電極層１４内に形成されている。
上部柱状部５は、上部積層膜３内に形成されており、Ｚ方向に延びる柱状の形状を有している。後述するように、各上部柱状部５は、上部積層膜３内に電荷蓄積層やチャネル半導体層を含んでいる。各上部柱状部５は、ワード線ＷＬと共にメモリセルトランジスタを形成しており、ドレイン側選択線ＳＧＤと共に選択トランジスタを形成している。各上部柱状部５は、上部積層膜３内の電極層１６および絶縁層１７内に形成されている。図１に示すように、各上部柱状部５は、対応する下部柱状部４上に配置されており、対応する下部柱状部４に電気的に接続されている。
埋込絶縁膜６は、下部積層膜２および上部積層膜３内に形成されており、Ｚ方向およびＹ方向に延びている。図１は、Ｘ方向に互いに隣接している２つの埋込絶縁膜６を示している。埋込絶縁膜６は、例えばＳｉＯ２膜である。各埋込絶縁膜６は、下部積層膜２内の絶縁層１３および電極層１４内や、上部積層膜３内の電極層１６および絶縁層１７内に形成されている。各埋込絶縁膜６は、下部積層膜２内の電極層１４や上部積層膜３内の電極層１６をＺ方向に貫いており、Ｙ方向に延びており、下部積層膜２内の電極層１４や上部積層膜３内の電極層１６をＸ方向に分割している。
埋込絶縁膜７は、上部積層膜３の上面付近で上部積層膜３内に形成されており、Ｚ方向およびＹ方向に延びている。図１は、埋込絶縁膜６間に配置されており、Ｘ方向に互いに隣接している４つの埋込絶縁膜７を示している。埋込絶縁膜７は、例えばＳｉＯ２膜である。各埋込絶縁膜７は、上部積層膜３内の電極層１６および絶縁層１７内に形成されている。具体的には、各埋込絶縁膜７は、図１に示すように、ドレイン側選択線ＳＧＤに相当する電極層１６内に形成されている。各埋込絶縁膜７は、ドレイン側選択線ＳＧＤに相当する電極層１６内をＺ方向に貫いており、Ｙ方向に延びており、ドレイン側選択線ＳＧＤに相当する電極層１６をＸ方向に分割している。
領域Ｒ１は、３次元半導体メモリのフィンガーに相当する。図１は、１つのフィンガーに相当する１つの領域Ｒ１を示している。領域Ｒ１は、Ｘ方向に互いに隣接する埋込絶縁膜６間に設けられた下部積層膜２および上部積層膜３を含んでいる。このように、本実施形態の埋込絶縁膜６は、フィンガーの±Ｘ方向の境界を規定している。
領域Ｒ２は、３次元半導体メモリのページに相当する。図１は、５つのページに相当する５つの領域Ｒ２を示している。各領域Ｒ２は、Ｘ方向に互いに隣接する部分Ｐ２間に設けられた複数のソース側選択線ＳＧＳと、Ｘ方向に互いに隣接する埋込絶縁膜７間に設けられた複数のドレイン側選択線ＳＧＤと、これらのソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤの間に挟まれた複数のワード線ＷＬとを含んでいる。このように、本実施形態の部分Ｐ２や埋込絶縁膜７は、ページの±Ｘ方向の境界を規定している。部分Ｐ２や埋込絶縁膜７は、１つのフィンガーを複数のページに分断している。
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
図２は、下部積層膜２および上部積層膜３内を貫通する一対の下部柱状部４および上部柱状部５を示している。図２に示すように、下部柱状部４は、下部積層膜２の側面に順に形成されたブロック絶縁膜２１、電荷蓄積層２２、トンネル絶縁膜２３、チャネル半導体層２４、およびコア絶縁膜２５を含んでいる。同様に、上部柱状部５は、上部積層膜３の側面に順に形成されたブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５を含んでいる。ブロック絶縁膜２１、３１は例えば、ＳｉＯ２膜である。電荷蓄積層２２、３２は例えば、ＳｉＮ膜（シリコン窒化膜）である。電荷蓄積層２２、３２は、ポリシリコン層でもよい。トンネル絶縁膜２３、３３は例えば、ＳｉＯ２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層２４、３４は例えば、ポリシリコン層である。これらのチャネル半導体層２４、３４は、互いに電気的に接続されている。コア絶縁膜２５、３５は例えば、ＳｉＯ２膜である。
各電極層１４は、バリアメタル層１４ａと、電極材層１４ｂとを含んでいる。バリアメタル層１４ａは例えば、ＴｉＮ膜である。電極材層１４ｂは例えば、Ｗ層である。各電極層１４は、ブロック絶縁膜２６を介して、絶縁層１３の上面と、絶縁層１３（または層間絶縁膜１５）の下面と、ブロック絶縁膜２１の側面とに形成されている。ブロック絶縁膜２６は例えば、アルミニウム酸化膜である。
各電極層１６は、バリアメタル層１６ａと、電極材層１６ｂとを含んでいる。バリアメタル層１６ａは例えば、ＴｉＮ膜である。電極材層１６ｂは例えば、Ｗ層である。各電極層１６は、ブロック絶縁膜３６を介して、絶縁層１７の下面と、絶縁層１７（または層間絶縁膜１５）の上面と、ブロック絶縁膜３１の側面とに形成されている。ブロック絶縁膜３６は例えば、アルミニウム酸化膜である。
図３は、第１実施形態の半導体装置の構造を示す平面図である。
図３(ａ)は、上部積層膜３、上部柱状部５、埋込絶縁膜６、および埋込絶縁膜７を示している。図３(ｂ)は、下部積層膜２、下部柱状部４、埋込絶縁膜６、および部分Ｐ２を示している。図３(ａ)および図３(ｂ)はさらに、領域Ｒ１と領域Ｒ２とを示している。
本実施形態の半導体装置は、Ｘ方向に互いに隣接する埋込絶縁膜６間に、複数の埋込絶縁膜７と、複数の部分Ｐ２とを備えている。よって、本実施形態の半導体装置は、１つの領域Ｒ１（フィンガー）内に３つ以上の領域Ｒ２（ページ）を備えている。図３(ａ)および図３(ｂ)では、４つの埋込絶縁膜７と４つの部分Ｐ２が設けられているため、１つの領域Ｒ１が５つの領域Ｒ２を備えている。その結果、これらの領域Ｒ２が、埋込絶縁膜６に接する２つの領域Ｒ２と、埋込絶縁膜６に接しない１つ以上の領域Ｒ２（ここでは３つの領域Ｒ２）とを含むことになる。この場合、犠牲層を電極層１４に置換する工程や、電極層１４を分断する工程が難しくなるおそれがあるが、本実施形態によればこの問題に対処することができる。この問題のさらなる詳細については、後述する。
本実施形態の半導体装置は、図３(ａ)および図３(ｂ)に示すように、領域Ｒ１内に２４連構造の上部柱状部５および下部柱状部４を備えている。なお、上部柱状部５および下部柱状部４の平面形状は、図３(ａ)および図３(ｂ)では楕円形となっているが、代わりに円形となっていてもよい。円形の平面形状を有する上部柱状部５および下部柱状部４の例については、後述する。
図４は、第１実施形態の半導体装置の構造を示す平面図および断面図である。
図４(ａ)は、下部柱状部４および部分Ｐ２のレイアウトを示す平面図である。図４(ｂ)は、図４(ａ)のＩ－Ｉ’線に沿ったＸＺ断面図である。図４(ｃ)は、図４(ａ)のＪ－Ｊ’線に沿ったＹＺ断面図である。図４(ｂ)および図４(ｃ)は、エアギャップ１２の付近における下部積層膜２の断面を示している。
図４(ｂ)は、部分Ｐ１のＺ方向の幅Ｄ１と、各部分Ｐ２のＸ方向の幅Ｄ２と、Ｚ方向に互いに隣接する絶縁層１３間の距離Ｄ３とを示している。絶縁層１３間には電極層１４とブロック絶縁膜２６とが形成されているため（図２）、距離Ｄ３は、各電極層１４のＺ方向の幅（各電極層１４の厚さ）よりも大きくなる。本実施形態では、幅Ｄ１が、距離Ｄ３よりも大きく設定されており（Ｄ１＞Ｄ３）、より詳細には、距離Ｄ３の２倍以上に設定されている（Ｄ１≧２×Ｄ３）。本実施形態ではさらに、幅Ｄ２が、距離Ｄ３よりも大きく設定されており（Ｄ２＞Ｄ３）、より詳細には、距離Ｄ３の２倍以上に設定されている（Ｄ２≧２×Ｄ３）。
後述するように、本実施形態の電極層１４とエアギャップ１２は、犠牲層を用いて形成される。具体的には、電極層１４を形成する領域（電極層領域）とエアギャップ１２を形成する領域（エアギャップ領域）とに犠牲層を形成し、その後に犠牲層を除去する。さらに、電極層領域とエアギャップ領域とに電極層１４の材料を埋め込み、その後にエアギャップ領域から当該材料を除去する。こうして、電極層領域に電極層１４が形成され、エアギャップ領域にエアギャップ１２が形成される。
この際、幅Ｄ１、Ｄ２が小さいと、電極層領域が上記材料で満たされる前に、エアギャップ領域が上記材料で閉塞されてしまい、電極層領域に電極層１４を適切に形成できないおそれがある。理由は、エアギャップ領域の閉塞箇所が、電極層領域に上記材料を埋め込むのに妨げとなるおそれがあるからである。そのため、本実施形態の幅Ｄ１、Ｄ２は大きく設定されている。具体的には、本実施形態の幅Ｄ１、Ｄ２は、距離Ｄ３よりも大きく設定されており、例えば距離Ｄ３の２倍以上に設定されている。これにより、エアギャップ領域が上記材料で閉塞されることを抑制することが可能となり、電極層領域に電極層１４を適切に形成することが可能となる。
本実施形態では、各部分Ｐ２の幅Ｄ２が、場所（高さ）によって異なっている。具体的には、電極層１４の側面間の幅が、絶縁層１３の側面間の幅よりも大きくなっている。理由は、エアギャップ領域から上記材料を除去する際に、電極層１４の側面がリセスされたためである。図４(ｂ)に示す幅Ｄ２は、絶縁層１３の側面間の幅となっている。本実施形態では、電極層１４の側面間の幅も、絶縁層１３の側面間の幅も、距離Ｄ３の２倍以上となっている。
図５～図１２は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１を用意し、基板１上に層間絶縁膜１１を形成し、層間絶縁膜１１上に犠牲層４１を形成する（図５）。犠牲層４１は、エアギャップ１２の部分Ｐ１を形成するために使用される。犠牲層４１は例えば、ＳｉＮ膜である。犠牲層４１は、第１膜の例である。
次に、犠牲層４１上に、複数の絶縁層１３と複数の犠牲層４２とを交互に形成し、これらの絶縁層１３および犠牲層４２内に、複数の犠牲層４３を形成する（図５）。ここで形成された犠牲層４２は、ソース側選択線ＳＧＳに相当する電極層１４を形成するために使用される。これらの犠牲層４２は例えば、ＳｉＮ膜である。これらの犠牲層４２は、第１層の例である。一方、犠牲層４３は、エアギャップ１２の部分Ｐ２を形成するために使用される。犠牲層４３は、犠牲層４１と連結されるように、すなわち、犠牲層４１の上面に接するように形成される。犠牲層４３は例えば、ＳｉＮ膜である。犠牲層４３は、第２膜の例である。
次に、これらの絶縁層１３、犠牲層４２、および犠牲層４３上に、複数の絶縁層１３と複数の犠牲層４２とを交互に形成し、これらの絶縁層１３および犠牲層４２上に、層間絶縁膜１５を形成する（図５）。ここで形成された犠牲層４２は、ワード線ＷＬに相当する電極層１４を形成するために使用される。これらの犠牲層４２は例えば、ＳｉＮ膜である。これらの犠牲層４２は、第２層の例である。
このようにして、基板１上に下部積層膜２が形成される。ただし、図５に示す下部積層膜２は、部分Ｐ１、電極層１４、および部分Ｐ２の代わりに、犠牲層４１、４２、４３を含んでいる。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、下部積層膜２内に複数の下部メモリホールＭＨ１を形成し、これらの下部メモリホールＭＨ１内に複数の下部柱状部４を形成する（図６）。各下部メモリホールＭＨ１は、Ｚ方向に延びる柱状の形状を有している。また、各下部柱状部４は、対応する下部メモリホールＭＨ１内に、ブロック絶縁膜２１、電荷蓄積層２２、トンネル絶縁膜２３、チャネル半導体層２４、およびコア絶縁膜２５を順に形成することで形成される（図２参照）。
次に、層間絶縁膜１５および下部柱状部４上に、複数の犠牲層４４と複数の絶縁層１７とを交互に形成し、これらの犠牲層４４および絶縁層１７上に、層間絶縁膜１８を形成する（図７）。犠牲層４４は、ワード線ＷＬやドレイン側選択線ＳＧＤに相当する電極層１４を形成するために使用される。犠牲層４４は例えば、ＳｉＮ膜である。犠牲層４４は、第２層や第３層の例である。
このようにして、下部積層膜２上に上部積層膜３が形成される。ただし、図７に示す上部積層膜３は、電極層１６の代わりに犠牲層４４を含んでいる。
次に、リソグラフィおよびＲＩＥにより、上部積層膜３内に複数の上部メモリホールＭＨ２を形成し、これらの上部メモリホールＭＨ２内に複数の上部柱状部５を形成する（図８）。各上部メモリホールＭＨ２は、Ｚ方向に延びる柱状の形状を有しており、対応する下部メモリホールＭＨ１上に形成される。また、各上部柱状部５は、対応する上部メモリホールＭＨ２内に、ブロック絶縁膜３１、電荷蓄積層３２、トンネル絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５を順に形成することで形成される（図２参照）。その結果、チャネル半導体層３４が、対応するチャネル半導体層２４と電気的に接続される。
なお、図６に示す工程では、下部積層膜２内に下部メモリホールＭＨ１を形成し、下部メモリホールＭＨ１内にレジスト膜を形成してもよい。また、図８に示す工程では、上部積層膜３内の下部メモリホールＭＨ１上に上部メモリホールＭＨ２を形成し、下部メモリホールＭＨ１からレジスト膜を除去し、下部メモリホールＭＨ１および上部メモリホールＭＨ２内に同時に下部柱状部４および上部柱状部５を形成してもよい。この場合、ブロック絶縁膜２１、３１用の共通材料、電荷蓄積層２２、３２用の共通材料、トンネル絶縁膜２３、３３用の共通材料、チャネル半導体層２４、３４用の共通材料、およびコア絶縁膜２５、３５用の共通材料が、下部メモリホールＭＨ１および上部メモリホールＭＨ２内に順に形成される。
次に、リソグラフィおよびＲＩＥにより上部積層膜３内に複数のホールＳＨを形成し、これらのホールＳＨ内に複数の埋込絶縁膜７を形成する（図８）。これらのホールＳＨは、Ｚ方向およびＹ方向に延び、Ｘ方向に互いに隣接するように形成される。また、これらのホールＳＨは、ドレイン側選択線ＳＧＤに相当する電極層１６を形成するための犠牲層４４内に形成される。これらの犠牲層４４は、第３層の例であり、その他の犠牲層４４は、第２層の例である。
次に、リソグラフィおよびＲＩＥにより、上部積層膜３および下部積層膜２内に複数のスリットＳＴを形成する（図９）。これらのスリットＳＴは、Ｚ方向およびＹ方向に延び、Ｘ方向に互いに隣接するように形成される。これらのスリットＳＴには、後述する工程で埋込絶縁膜６が埋め込まれる。図９では、複数の埋込絶縁膜７や、複数の犠牲層４３や、これらの犠牲層４３下の犠牲層４１が、スリットＳＴ間に設けられている。図９に示す２つのスリットＳＴは、第１および第２開口部の例である。
次に、ウェットエッチングによりスリットＳＴから犠牲層４１、４２、４３、４４を除去する（図１０）。その結果、犠牲層４２が除去された領域に複数の空洞Ｃ１が形成され、犠牲層４４が除去された領域に複数の空洞Ｃ２が形成される。さらには、犠牲層４１が除去された領域に、エアギャップ１２の部分Ｐ１が形成され、犠牲層４３が除去された領域に、エアギャップ１２の複数の部分Ｐ２が形成される。
次に、スリットＳＴから空洞Ｃ１、Ｃ２内に電極層１４、１６の材料を埋め込む（図１１）。その結果、空洞Ｃ１内に複数の電極層１４が形成され、空洞Ｃ２内に複数の電極層１６が形成される。電極層１４、１６は、空洞Ｃ１、Ｃ２内に、バリアメタル層１４ａ、１６ａ用の共通材料と、電極材層１４ｂ、１６ｂ用の共通材料とを順に形成することで形成される（図２参照）。電極層１４、１６の形成前には、空洞Ｃ１、Ｃ２内に、ブロック絶縁膜２６、３６用の共通材料が形成される（図２参照）。なお、これらの材料は、空洞Ｃ１、Ｃ２および部分Ｐ１、Ｐ２内に形成され、その後に部分Ｐ１、Ｐ２から除去される。このようにして、犠牲層４２、４４が電極層１４、１６に置換される。
次に、スリットＳＴ内に埋込絶縁膜６を形成する（図１２）。その後、基板１上に種々の絶縁膜、配線層、プラグ層などが形成される。このようにして、本実施形態の半導体装置が製造される。
なお、ホールＳＨおよび埋込絶縁膜７は、図８の工程にて形成する代わりに、図１１の工程の後に形成してもよい。この場合、ホールＳＨは、電極層１６、絶縁層１７、および層間絶縁膜１８内に形成される。
図１３と図１４は、第１実施形態の半導体装置の製造方法を示す拡大断面図である。図１３(ａ)～図１４(ｂ)は、図５に示す工程の詳細を示している。
まず、基板１を用意し、基板１上に層間絶縁膜１１を形成し、層間絶縁膜１１上に犠牲層４１を形成する（図１３(ａ)）。次に、犠牲層４１上に、複数の絶縁層１３と複数の犠牲層４２とを交互に形成し、これらの絶縁層１３および犠牲層４２上に、レジスト膜５１を形成する（図１３(ａ)）。この際、最上位の絶縁層１３の厚さは、他の絶縁層１３の厚さより厚く設定する。次に、レジスト膜５１内にホールＨ１を形成する（図１３(ａ)）。ホールＨ１は、Ｙ方向に延びるように形成される。
次に、レジスト膜５１をマスクとするＲＩＥにより、絶縁層１３および犠牲層４２内にホールＨ２を形成し、その後にレジスト膜５１を除去する。（図１３(ｂ)）。ホールＨ２は、Ｙ方向およびＺ方向に延びるように形成される。ホールＨ２は、第３開口部の例である。
次に、基板１の全面に犠牲層４３を形成する（図１３(ｃ)）。その結果、ホールＨ２内やホールＨ２外に犠牲層４３が形成される。
次に、犠牲層４３をエッチバックにより加工する（図１４(ａ)）。その結果、ホールＨ２外に形成された犠牲層４３が除去される。
次に、犠牲層４３および最上位の絶縁層１３の表面を、ＣＭＰ（Chemical Mechanical Polishing）により研磨する（図１４(ｂ)）。その結果、犠牲層４３および最上位の絶縁層１３の表面が平坦化される。さらには、最上位の絶縁層１３が薄膜化される。
次に、当該犠牲層４３および当該最上位の絶縁層１３上に、複数の絶縁層１３と複数の犠牲層４２とを交互に形成し、これらの絶縁層１３および犠牲層４２上に、不図示の層間絶縁膜１５を形成する（図１４(ｃ)）。このようにして、基板１上に下部積層膜２が形成される。
なお、図５に示す犠牲層４３は、絶縁層１３の下面に接している。一方、図１４(ｃ)に示す犠牲層４３は、犠牲層４２の下面に接している。本実施形態の犠牲層４３は、図５に示す形状を有していてもよいし、図１４(ｃ)に示す形状を有していてもよい。図１４(ｃ)に示す犠牲層４３を形成した場合には、この犠牲層４２が除去されて得られた空間の一部も、エアギャップ１２の部分Ｐ２となる。
図１５～図１９は、第１実施形態の半導体装置の製造方法を示す平面図および断面図である。
図１５(ａ)、図１５(ｂ)、および図１５(ｃ)はそれぞれ、図４(ａ)の平面図、図４(ｂ)のＸＺ断面図、および図４(ｃ)のＹＺ断面図に対応している。これは、図１６(ａ)～図１９(ｃ)についても同様である。図１５(ａ)～図１９(ｃ)は、図９～図１２に示す工程の詳細を示している。
図１５(ａ)～図１５(ｃ)は、図９に示す工程の後の下部積層膜２を示している。よって、この下部積層膜２には、不図示のスリットＳＴが設けられている。
次に、スリットＳＴから、下部積層膜２内の犠牲層４１、４２、４３を除去する（図１６(ａ)～図１６(ｃ)）。その結果、犠牲層４１が除去された領域に、エアギャップ１２の部分Ｐ１が形成され、犠牲層４２が除去された領域に空洞Ｃ１が形成され、犠牲層４３が除去された領域に、エアギャップ１２の部分Ｐ２が形成される。図１６(ｂ)は、部分Ｐ１のＺ方向の幅Ｄ１と、部分Ｐ２のＸ方向の幅Ｄ２と、Ｚ方向に互いに隣接する絶縁層１３間の距離Ｄ３とを示している。
次に、スリットＳＴから空洞Ｃ１内に電極層１４の材料を埋め込む（図１７(ａ)～図１７(ｃ)）。具体的には、空洞Ｃ１内にブロック絶縁膜２６の材料と、バリアメタル層１４ａの材料と、電極材層１４ｂの材料とを順に形成する（図２参照）。
これらの材料は、エアギャップ１２内にも形成される。しかしながら、本実施形態の幅Ｄ１、Ｄ２は、距離Ｄ３よりも大きく設定されており、例えば距離Ｄ３の２倍以上に設定されているため、エアギャップ１２がこれらの材料で閉塞されることを抑制することできる。これにより、絶縁層１３間にこれらの材料を適切に埋め込むことができる。図１７(ｂ)および図１７(ｃ)では、絶縁層１３間の隙間はこれらの材料で完全に満たされているが、エアギャップ１２はこれらの材料で完全には満たされていない。
図１７(ｂ)は、ブロック絶縁膜２６、バリアメタル層１４ａ、および電極材層１４ｂの材料の合計厚Ｔと、エアギャップ１２の部分Ｐ１内に残存している空間のＺ方向の幅Ｇとを示している。図１７(ｂ)では、Ｔ＞０、Ｇ＞０、Ｄ１＞２Ｔ、Ｄ２＞２Ｔ、Ｄ３＜２Ｔ、Ｇ＝Ｄ１－２Ｔの関係が成り立っている。
次に、スリットＳＴからのウェットエッチングにより、ブロック絶縁膜２６、バリアメタル層１４ａ、および電極材層１４ｂの余分な材料をエアギャップ１２から除去する（図１８(ａ)～図１８(ｃ)）。このようにして、図１８(ｂ)に示すように、絶縁層１３間に電極層１４（およびブロック絶縁膜２６）が形成される。
次に、スリットＳＴ内に埋込絶縁膜６を形成する（図１９(ａ)～図１９(ｃ)）。その後、基板１上に種々の絶縁膜、配線層、プラグ層などが形成される。このようにして、本実施形態の半導体装置が製造される。
図２０は、第１実施形態の第１変形例の半導体装置の製造方法を示す平面図および断面図である。
図１９(ａ)～図１９(ｃ)に示す工程は、図２０(ａ)～図２０(ｃ)に示す工程に置き換えてもよい。図２０(ａ)～図２０(ｃ)では、埋込絶縁膜６がエアギャップ１２内にも埋め込まれており、エアギャップ１２が消滅している。エアギャップ１２内の埋込絶縁膜６は、第３絶縁膜の例である。部分Ｐ１内の埋込絶縁膜６は、第１部分の例である。部分Ｐ２内の埋込絶縁膜６は、第２部分の例である。
なお、上述の幅Ｄ１、幅Ｄ２、および距離Ｄ３の関係は、エアギャップ１２内の埋込絶縁膜６についても成立する。幅Ｄ１は、部分Ｐ１内の埋込絶縁膜６のＺ方向の幅を表す。幅Ｄ２は、各部分Ｐ２内の埋込絶縁膜６のＸ方向の幅を表す。距離Ｄ３は、Ｚ方向に互いに隣接する絶縁層１３間の距離を表す。上述の関係式「Ｄ１＞Ｄ３」「Ｄ２＞Ｄ３」「Ｄ１≧２×Ｄ３」「Ｄ２≧２×Ｄ３」は、本変形例でも成立する。
また、本変形例のエアギャップ１２に埋め込まれる絶縁膜は、埋込絶縁膜６以外の絶縁膜でもよい。この場合、エアギャップ１２内に当該絶縁膜が埋め込まれてから、スリットＳＴ内に埋込絶縁膜６が埋め込まれる。エアギャップ１２内の当該絶縁膜は、第３絶縁膜の例である。部分Ｐ１内の当該絶縁膜は、第１部分の例である。部分Ｐ２内の当該絶縁膜は、第２部分の例である。
図２１は、第１実施形態の第２変形例の半導体装置の製造方法を示す平面図および断面図である。
図１８(ａ)～図１８(ｃ)に示す工程は、図２１(ａ)～図２１(ｃ)に示す工程に置き換えてもよい。図２１(ａ)～図２１(ｃ)では、上述の説明で図示が省略されていたブロック絶縁膜２６、バリアメタル層１４ａ、および電極材層１４ｂが図示されている。
本変形例では、ブロック絶縁膜２６、バリアメタル層１４ａ、および電極材層１４ｂの余分な材料をエアギャップ１２から除去する際、バリアメタル層１４ａおよび電極材層１４ｂの余分な材料はエアギャップ１２から除去されているが、ブロック絶縁膜２６の余分な材料はエアギャップ１２から除去されていない。そのため、エアギャップ１２内の絶縁層１３などの表面に、ブロック絶縁膜２６が残存している。このブロック絶縁膜２６は、完成品の半導体装置内にも残存していてもよい。
図２２は、第１実施形態の半導体装置の構造を示す平面図である。
図２２(ａ)は、下部柱状部４のレイアウトを示す平面図である。本実施形態の下部柱状部４は、図３(ｂ)や図４(ａ)などに示すように、基板１上に２次元アレイ状に配置されており、具体的には、三角格子状に配置されている。図２２(ａ)は、２次元アレイ中の互いに隣接する４つの下部柱状部４を示している。
図２２(ａ)は、各下部柱状部４のＸＹ断面の直径ｄと、下部柱状部４間のＸ方向のピッチｐｘと、下部柱状部４間のＹ方向のピッチｐｙと、下部柱状部４間のＸ方向の距離ｓｘと、下部柱状部４間のＹ方向の距離ｓｙとを示している。図２２(ａ)はさらに、これらの寸法の一例として、ｄ＝１００ｎｍと、ｐｘ＝１４４ｎｍと、ｐｙ＝７２ｎｍと、ｓｘ＝４４ｎｍと、ｓｙ＝４４ｎｍとを示している。
図２２(ｂ)は、下部柱状部４および部分Ｐ２のレイアウトを示す平面図である。図２２(ｂ)は、部分Ｐ２のＸ方向の幅Ｄ２と、部分Ｐ２とこれに隣接する下部柱状部４との間の距離Ｄ４とを示している。図２２(ｂ)はさらに、これらの寸法の一例として、Ｄ２＝７８ｎｍと、Ｄ４＝５５ｎｍとを示している。
直径ｄの値は、下部柱状部４ごとの直径ｄの違いや、下部柱状部４のＸＹ断面の高さに応じた直径ｄの違いなどを考慮に入れると、例えば８９±１１ｎｍで与えられる。また、幅Ｄ２は、Ｄ２＝２ｐｘ－２Ｄ４－ｄで与えられる。この式にｐｘ＝１４４ｎｍと、Ｄ４＝５５ｎｍと、ｄ＝８９±１０ｎｍとを代入すると、Ｄ２＝８９±１１ｎｍとなる。そのため、Ｄ２の最小値は７８ｎｍとなる（結果１）。
一方、幅Ｄ２は、上述のように、距離Ｄ３の２倍以上に設定することが望ましい（Ｄ２≧２×Ｄ３）。距離Ｄ３は、例えば１８±２ｎｍで与えられる。よって、上記不等式にこの値を代入すると、Ｄ２≧３６±４ｎｍとなる。よって、エアギャップ１２の閉塞を抑制するためには、Ｄ２は４０ｎｍ以上に設定することが望ましい（結果２）。
結果１の最小値は、結果２の条件を満足している。よって、図２２(ａ)および図２２(ｂ)に示す寸法例によれば、エアギャップ１２の閉塞を抑制することができる。逆にいうと、結果２の条件を満たすようにｐｘ、Ｄ４、およびｄの値を与えることで、エアギャップ１２の閉塞を抑制することができる。
以下、図１～図２２を参酌し、本実施形態の半導体装置やその製造方法のさらなる詳細を説明する。
本実施形態の半導体装置（図１）では、ドレイン側選択線ＳＧＤに相当する電極層１６が、埋込絶縁膜７により分断されているのに対し、ソース側選択線ＳＧＳに相当する電極層１４は、エアギャップ１２の部分Ｐ２により分断されている。ドレイン側選択線ＳＧＤは上部積層膜３の上面付近に形成されるため、ドレイン側選択線ＳＧＤを分断する位置に埋込絶縁膜７を形成しやすい。一方、ソース側選択線ＳＧＳは下部積層膜２の下面付近に形成されるため、ソース側選択線ＳＧＳを分断する位置には埋込絶縁膜を形成しにくい。そこで、本実施形態では、下部積層膜２の形成時に犠牲層４３を形成しておき（図５）、上部積層膜３の形成後に犠牲層４３を除去する（図１０）。これにより、ソース側選択線ＳＧＳに相当する電極層１４を、エアギャップ１２の部分Ｐ２により容易に分断することが可能となる。
ここで、下部積層膜２の形成時に、犠牲層４３の代わりに埋込絶縁膜を形成することを想定する。この場合、犠牲層４１、４２をウェットエッチングにより除去する際に（図１０、図１６(ｂ)）、この埋込絶縁膜がウェットエッチングの邪魔になる。さらには、空洞Ｃ１内に電極層１４の材料を埋め込む際に（図１１、図１７(ｂ)）、この埋込絶縁膜が材料の埋込の邪魔になる。本実施形態によれば、下部積層膜２の形成時に埋込絶縁膜ではなく犠牲層４３を形成することで、これらの問題を抑制することが可能となる。
また、下部積層膜２の形成時に犠牲層４３を形成する場合であっても、幅Ｄ１、Ｄ２が小さいと、電極層１４の材料でエアギャップ１２が閉塞されるおそれがある。本実施形態によれば、幅Ｄ１、Ｄ２を大きく設定することで、電極層１４の材料でエアギャップ１２が閉塞されることを抑制することが可能となる。よって、本実施形態の幅Ｄ１、Ｄ２は、距離Ｄ３より大きく設定されており、例えば距離Ｄ３の２倍以上に設定されている。
なお、ドレイン側選択線ＳＧＤ用の埋込絶縁膜７も、ソース側選択線ＳＧＳ用の埋込絶縁膜と同様に、ウェットエッチングや材料埋込の邪魔になる可能性がある。よって、ドレイン側選択線ＳＧＤに相当する電極層１６もエアギャップにより分断してもよい。このようなエアギャップの例については、第２実施形態にて説明する。
以上のように、本実施形態の半導体装置は、層間絶縁膜１１と絶縁層１３との間に設けられた部分Ｐ１と、部分Ｐ１の＋Ｚ方向で電極層１４内に設けられた複数の部分Ｐ２と、を有するエアギャップ１２を備えている。よって、本実施形態によれば、ソース側選択線ＳＧＳに相当する電極層１４同士を簡単に分断することが可能となる。
なお、本実施形態の半導体装置の構造は、１つの領域Ｒ１（フィンガー）が３つ以上の領域Ｒ２（ページ）を含む場合だけでなく、１つの領域Ｒ１が２つの領域Ｒ２のみを含む場合にも適用可能である。しかしながら、１つの領域Ｒ１が３つ以上の領域Ｒ２を含む場合には、埋込絶縁膜６に接する領域Ｒ２に比べて、埋込絶縁膜６に接しない領域Ｒ２で、上述の閉塞がより起こりやすくなる。よって、１つの領域Ｒ１が３つ以上の領域Ｒ２を含む場合には、本実施形態の半導体装置の構造を採用するメリットが大きい。これは、後述する第２実施形態の半導体装置についても同様である。
（第２実施形態）
図２３は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置の埋込絶縁膜７をエアギャップ１９に置き換えた構造を有している。エアギャップ１９は、部分Ｐ３と、複数の部分Ｐ４とを含んでいる。エアギャップ１９は第２空隙部の例であり、部分Ｐ３は第３部分の例であり、部分Ｐ４は第４部分の例である。
本実施形態の上部積層膜３は、エアギャップ１９を含んでいる。エアギャップ１９内の部分Ｐ３は、埋込絶縁膜６間で、ワード線ＷＬ上の絶縁層１７とドレイン側選択線ＳＧＤ下の絶縁層１７との間に設けられている。この部分Ｐ３は、Ｘ方向およびＹ方向に延びている。エアギャップ１９内の複数の部分Ｐ４は、部分Ｐ３に連結されており、ドレイン側選択線ＳＧＤに相当する電極層１６内に設けられている。これらの部分Ｐ４は、部分Ｐ３のＺ方向に配置されており、Ｚ方向およびＹ方向に延びており、Ｘ方向に互いに隣接している。各部分Ｐ４の上部（上面）は、層間絶縁膜１８の下面に接しており、各部分Ｐ４の側部（側面）は、ドレイン側選択線ＳＧＤの側面と、ドレイン側選択線ＳＧＤと交互に形成された絶縁層１７の側面とに接している。
図２３では、部分Ｐ３が、ワード線ＷＬに相当する電極層１６のうちの最上層とドレイン側選択線ＳＧＤに相当する電極層１６のうちの最下層との間に形成されている。また、各部分Ｐ４は、ドレイン側選択線ＳＧＤに相当する電極層１６をＺ方向に貫いており、Ｙ方向に延びており、ドレイン側選択線ＳＧＤに相当する電極層１６をＸ方向に分割している。
なお、エアギャップ１２、１９は、絶縁膜（例えば埋込絶縁膜６）で埋め込まれていてもよい。エアギャップ１２、１９内の絶縁膜はそれぞれ、第３および第４絶縁膜の例である。部分Ｐ１、Ｐ２、Ｐ３、Ｐ４内の絶縁膜はそれぞれ、第１、第２、第３、および第４部分の例である。
図２４は、第２実施形態の半導体装置の構造を示す平面図である。
図２４(ａ)は、上部積層膜３、上部柱状部５、埋込絶縁膜６、および部分Ｐ４を示している。図２４(ａ)は、図３(ａ)の埋込絶縁膜７を部分Ｐ４に置き換えた構造を示している。図２４(ｂ)は、下部積層膜２、下部柱状部４、埋込絶縁膜６、および部分Ｐ２を示している。図２４(ｂ)は、図３(ｂ)と同じ構造を示している。図２４(ａ)および図２４(ｂ)はさらに、領域Ｒ１と領域Ｒ２とを示している。
図２５は、第２実施形態の半導体装置の構造を示す平面図および断面図である。
図２５(ａ)は、上部柱状部５および部分Ｐ４のレイアウトを示す平面図である。図２５(ｂ)は、図２５(ａ)のＩ－Ｉ’線に沿ったＸＺ断面図である。図２５(ｃ)は、図２５(ａ)のＪ－Ｊ’線に沿ったＹＺ断面図である。図２５(ｂ)および図２５(ｃ)は、エアギャップ１９の付近における上部積層膜３の断面を示している。
図２５(ｂ)は、部分Ｐ３のＺ方向の幅Ｄ１’と、各部分Ｐ３のＸ方向の幅Ｄ２’と、Ｚ方向に互いに隣接する絶縁層１７間（または絶縁層１７と層間絶縁膜１８との間。以下同様）の距離Ｄ３’とを示している。絶縁層１７間には電極層１６とブロック絶縁膜３６とが形成されているため（図２）、距離Ｄ３’は、各電極層１６のＺ方向の幅（各電極層１６の厚さ）よりも大きくなる。本実施形態では、幅Ｄ１’が、距離Ｄ３’よりも大きく設定されており（Ｄ１’＞Ｄ３’）、より詳細には、距離Ｄ３’の２倍以上に設定されている（Ｄ１’≧２×Ｄ３’）。本実施形態ではさらに、幅Ｄ２’が、距離Ｄ３’よりも大きく設定されており（Ｄ２’＞Ｄ３’）、より詳細には、距離Ｄ３’の２倍以上に設定されている（Ｄ２’≧２×Ｄ３’）。
本実施形態では、各部分Ｐ４の幅Ｄ２’が、場所（高さ）によって異なっている。具体的には、電極層１６の側面間の幅が、絶縁層１７の側面間の幅よりも大きくなっている。図２５(ｂ)に示す幅Ｄ２’は、絶縁層１７の側面間の幅となっている。本実施形態では、電極層１６の側面間の幅も、絶縁層１７の側面間の幅も、距離Ｄ３’の２倍以上となっている。
なお、上述の幅Ｄ１’、幅Ｄ２’、および距離Ｄ３’の関係は、エアギャップ１９内に絶縁膜（例えば埋込絶縁膜６）が埋め込まれている場合にも成立する。幅Ｄ１’は、部分Ｐ３内の絶縁膜のＺ方向の幅を表す。幅Ｄ２’は、各部分Ｐ４内の絶縁膜のＸ方向の幅を表す。距離Ｄ３’は、Ｚ方向に互いに隣接する絶縁層１７間の距離を表す。上述の関係式「Ｄ１’＞Ｄ３’」「Ｄ２’＞Ｄ３’」「Ｄ１’≧２×Ｄ３’」「Ｄ２’≧２×Ｄ３’」は、エアギャップ１９内に上記絶縁膜が埋め込まれている場合にも成立する。
図２６と図２７は、第２実施形態の半導体装置の製造方法を示す平面図および断面図である。図２６は図７に対応しており、図２７は図８に対応している。以下、図７および図８と図２６および図２７との相違点を中心に説明し、これらの共通点については適宜説明を省略する。
まず、図５および図６に示す工程を行う。次に、層間絶縁膜１５および下部柱状部４上に、複数の犠牲層４４と複数の絶縁層１７とを交互に形成し、これらの犠牲層４４および絶縁層１７上に、犠牲層４５を形成する（図２６）。犠牲層４５は、エアギャップ１９の部分Ｐ３を形成するために使用される。犠牲層４５は例えば、ＳｉＮ膜である。犠牲層４５は、第３膜の例である。
次に、犠牲層４５上に、複数の犠牲層４４と複数の絶縁層１７とを交互に形成し、これらの犠牲層４４および絶縁層１７内に、複数の犠牲層４６を形成する（図２６）。犠牲層４６は、エアギャップ１９の部分Ｐ４を形成するために使用される。犠牲層４６は例えば、ＳｉＮ膜である。犠牲層４６は、第４膜の例である。
次に、これらの犠牲層４４、絶縁層１７、および犠牲層４６上に、層間絶縁膜１８を形成する（図２６）。このようにして、下部積層膜２上に上部積層膜３が形成される。ただし、図２６に示す上部積層膜３は、電極層１６、部分Ｐ３、および部分Ｐ４の代わりに、犠牲層４４、４５、４６を含んでいる。
次に、リソグラフィおよびＲＩＥにより、上部積層膜３内に複数の上部メモリホールＭＨ２を形成し、これらの上部メモリホールＭＨ２内に複数の上部柱状部５を形成する（図２７）。このようにして、各上部柱状部５が、対応する下部柱状部４上に形成される。
次に、図９～図１２に示す工程を行う。この際、犠牲層４５、４６がそれぞれ犠牲層４１、４３と同様に除去され、エアギャップ１９の部分Ｐ３、Ｐ４がそれぞれエアギャップ１２の部分Ｐ１、Ｐ２と同様に形成される。また、電極層１６が電極層１４と同様に形成され、ブロック絶縁膜３６、バリアメタル層１６ａ、および電極材層１６ｂがそれぞれブロック絶縁膜２６、バリアメタル層１４ａ、および電極材層１４ｂと同様に形成される。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態の半導体装置は、絶縁層１７間に設けられた部分Ｐ３と、部分Ｐ３の＋Ｚ方向で電極層１６内に設けられた複数の部分Ｐ４と、を有するエアギャップ１９を備えている。よって、本実施形態によれば、ドレイン側選択線ＳＧＤに相当する電極層１６同士を簡単に分断することが可能となる。
なお、図１３(ａ)～図２２(ｂ)を参照して説明した内容は、本実施形態の上部積層膜３にも適用可能である。当該内容を本実施形態に適用する際には、下部積層膜２、下部柱状部４、電極層１４、絶縁層１５、エアギャップ１２、部分Ｐ１、部分Ｐ２、ブロック絶縁膜２６、犠牲層４１、犠牲層４２、犠牲層４３などをそれぞれ、上部積層膜３、上部柱状部５、電極層１６、絶縁層１７、エアギャップ１９、部分Ｐ３、部分Ｐ４、ブロック絶縁膜３６、犠牲層４５、犠牲層４４、犠牲層４６などに読み替える。さらには、幅Ｄ１、幅Ｄ２、距離Ｄ３などをそれぞれ、幅Ｄ１’、幅Ｄ２’、距離Ｄ３’などに読み替える。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部積層膜、３：上部積層膜、
４：下部柱状部、５：上部柱状部、６：埋込絶縁膜、７：埋込絶縁膜、
１１：層間絶縁膜、１２：エアギャップ、１３：絶縁層、
１４：電極層、１４ａ：バリアメタル層、１４ｂ：電極材層、１５：層間絶縁膜、
１６：電極層、１６ａ：バリアメタル層、１６ｂ：電極材層、
１７：絶縁層、１８：層間絶縁膜、１９：エアギャップ、
２１：ブロック絶縁膜、２２：電荷蓄積層、２３：トンネル絶縁膜、
２４：チャネル半導体層、２５：コア絶縁膜、２６：ブロック絶縁膜、
３１：ブロック絶縁膜、３２：電荷蓄積層、３３：トンネル絶縁膜、
３４：チャネル半導体層、３５：コア絶縁膜、３６：ブロック絶縁膜、
４１：犠牲層、４２：犠牲層、４３：犠牲層、４４：犠牲層、
４５：犠牲層、４６：犠牲層、５１：レジスト膜

Claims (20)

  1. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の第１電極層と、前記第１電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第２電極層と、を含む積層膜と、
    前記複数の第１電極層および前記複数の第２電極層内を前記第１方向に貫き、前記第１方向と交差する第２方向に延び、かつ前記複数の第１電極層および前記複数の第２電極層を、前記第１方向と交差する第３方向に分割する第１絶縁膜および第２絶縁膜とを備え、
    前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記基板と前記複数の第１電極層のうちの最下層との間に設けられた第１部分と、前記第１部分に連結され、前記複数の第１電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１電極層を前記第３方向に分割する第２部分と、を有する第１空隙部を含む、
    半導体装置。
  2. 前記第１絶縁膜および前記第２絶縁膜は、前記第３方向に互いに隣接している、請求項１に記載の半導体装置。
  3. 前記第１空隙部は、前記第２部分として、前記第３方向に互いに隣接している複数の第２部分を有する、請求項１または２に記載の半導体装置。
  4. 前記複数の第１電極層は、複数の絶縁層と交互に設けられており、
    前記第２部分の前記第３方向の幅は、前記第１方向に互いに隣接する前記絶縁層間の距離の２倍以上である、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記複数の第１電極層は、複数の絶縁層と交互に設けられており、
    前記第１部分の前記第１方向の幅は、前記第１方向に互いに隣接する前記絶縁層間の距離の２倍以上である、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第２部分の上部は、前記第１電極層と前記第２電極層との間に設けられた絶縁層の下面に接しており、
    前記第２部分の側部は、前記第１電極層の側面と、前記第１電極層間に設けられた絶縁層の側面とに接している、
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記複数の第１電極層および前記複数の第２電極層内に設けられ、電荷蓄積層と半導体層とを含む柱状部をさらに備える、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１絶縁膜と前記第２絶縁膜との間の前記積層膜は、メモリの１つのフィンガーに相当し、前記第２部分は、前記１つのフィンガーを複数のページに分断している、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記積層膜はさらに、前記第２電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第３電極層を含み、
    前記第１絶縁膜および前記第２絶縁膜は、前記複数の第１電極層、前記複数の第２電極層、および前記複数の第３電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１電極層、前記複数の第２電極層、および前記複数の第３電極層を前記第３方向に分割する、
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記第１電極層は、ソース側選択線であり、前記第２電極層は、ワード線であり、前記第３電極層は、ドレイン側選択線である、請求項９に記載の半導体装置。
  11. 前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記複数の第２電極層のうちの最上層と前記複数の第３電極層のうちの最下層との間に設けられた第３部分と、前記第３部分に連結され、前記複数の第３電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第３電極層を前記第３方向に分割する第４部分と、を有する第２空隙部を含む、請求項９または１０に記載の半導体装置。
  12. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の第１電極層と、前記第１電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第２電極層と、を含む積層膜と、
    前記複数の第１電極層および前記複数の第２電極層内を前記第１方向に貫き、前記第１方向と交差する第２方向に延び、かつ前記複数の第１電極層および前記複数の第２電極層を、前記第１方向と交差する第３方向に分割する第１絶縁膜および第２絶縁膜とを備え、
    前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記基板と前記複数の第１電極層のうちの最下層との間に設けられた第１部分と、前記第１部分に連結され、前記複数の第１電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１電極層を前記第３方向に分割する第２部分と、を有する第３絶縁膜を含む、
    半導体装置。
  13. 前記複数の第１電極層は、複数の絶縁層と交互に設けられており、
    前記第２部分の前記第３方向の幅は、前記第１方向に互いに隣接する前記絶縁層間の距離の２倍以上である、請求項１２に記載の半導体装置。
  14. 前記複数の第１電極層は、複数の絶縁層と交互に設けられており、
    前記第１部分の前記第１方向の幅は、前記第１方向に互いに隣接する前記絶縁層間の距離の２倍以上である、請求項１２または１３に記載の半導体装置。
  15. 前記積層膜はさらに、前記第２電極層の上方に設けられ、前記第１方向に互いに離隔された複数の第３電極層を含み、
    前記第１絶縁膜および前記第２絶縁膜は、前記複数の第１電極層、前記複数の第２電極層、および前記複数の第３電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１電極層、前記複数の第２電極層、および前記複数の第３電極層を前記第３方向に分割する、
    請求項１２から１４のいずれか１項に記載の半導体装置。
  16. 前記積層膜はさらに、前記第１絶縁膜と前記第２絶縁膜との間で、前記複数の第２電極層のうちの最上層と前記複数の第３電極層のうちの最下層との間に設けられた第３部分と、前記第３部分に連結され、前記複数の第３電極層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第３電極層を前記第３方向に分割する第４部分と、を有する第４絶縁膜を含む、請求項１５に記載の半導体装置。
  17. 基板を用意し、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の第１層と、前記第１層の上方に設けられ、前記第１方向に互いに離隔された複数の第２層と、を含む積層膜を形成し、
    前記複数の第１層および前記複数の第２層内を前記第１方向に貫き、前記第１方向と交差する第２方向に延び、かつ前記複数の第１層および前記複数の第２層を、前記第１方向と交差する第３方向に分割する第１開口部および第２開口部を形成し、
    前記第１開口部および前記第２開口部を用いて、前記第１層および前記第２層をそれぞれ第１電極層および第２電極層に置換する、
    ことを含み、
    前記積層膜はさらに、前記第１開口部と前記第２開口部との間で、前記基板と前記複数の第１層のうちの最下層との間に設けられた第１膜と、前記第１部分に連結され、前記複数の第１層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１層を前記第３方向に分割する第２膜と、を含むように形成され、
    前記第１開口部および前記第２開口部を用いて前記第１および第２膜を除去することで、前記第１膜が除去された領域に第１部分を有し、前記第２膜が除去された領域に第２部分を有する第１空隙部を形成することをさらに含む、半導体装置の製造方法。
  18. 前記第１膜は、前記基板の上方に前記第１膜を形成し、前記第１膜の上方に前記複数の第１層を形成することで、前記基板と前記複数の第１層のうちの最下層との間に形成され、
    前記第２膜は、前記複数の第１層内に第３開口部を形成し、前記第３開口部内に前記第２膜を形成することで、前記複数の第１層内に形成される、
    請求項１７に記載の半導体装置の製造方法。
  19. 前記積層膜はさらに、前記第２層の上方に設けられ、前記第１方向に互いに離隔された複数の第３層を含むように形成され、
    前記第１層、前記第２層、および前記第３層は、前記第１開口部および前記第２開口部を用いて、前記第１電極層、前記第２電極層、および第３電極層にそれぞれ置換され、
    前記第１開口部および前記第２開口部は、前記複数の第１層、前記複数の第２層、および前記複数の第３層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第１層、前記複数の第２層、および前記複数の第３層を前記第３方向に分割する、
    請求項１７または１８に記載の半導体装置の製造方法。
  20. 前記積層膜はさらに、前記第１開口部と前記第２開口部との間で、前記複数の第２層のうちの最上層と前記複数の第３層のうちの最下層との間に設けられた第３膜と、前記第３膜に連結され、前記複数の第３層内を前記第１方向に貫き、前記第２方向に延び、かつ前記複数の第３層を前記第３方向に分割する第４膜と、を含むように形成され、
    前記第１開口部および前記第２開口部を用いて前記第３および第４膜を除去することで、前記第３膜が除去された領域に第３部分を有し、前記第４膜が除去された領域に第４部分を有する第２空隙部を形成することをさらに含む、請求項１９に記載の半導体装置の製造方法。
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