CN110277397B - 存储器装置 - Google Patents

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Abstract

本发明揭示一种存储器装置，其包含存储器区、连接区、互连层及电路。所述存储器区包含电极层及半导体层。所述电极层在第一方向上堆叠，且所述半导体层在所述第一方向上延伸通过所述电极层。所述连接区由所述存储器区环绕，并包含绝缘本体及接触插塞。所述绝缘本体在所述第一方向上的厚度比在所述电极层的所述第一方向上的堆叠宽度更厚，并且所述接触插塞在所述第一方向上延伸通过所述绝缘本体。所述互连层包含分别电连接到所述电极层及所述半导体层中的部分的互连件。所述电极层及所述绝缘本体在所述第一方向上位于所述电路与所述互连层之间。

Description

存储器装置
相关申请案的交叉参考
本申请案基于并主张2018年3月16日申请的第62/643,876号美国临时专利申请案的优先权的权益；所述申请案的全部内容以引用的方式并入本文中。
技术领域
实施例涉及存储器装置。
背景技术
在包含三维布置的存储器单元的存储器装置中，可通过减小用于将存储器单元连接到驱动电路的连接区的表面区域并且通过扩大安置存储器单元的存储器区来增加存储器容量。
发明内容
根据一个实施例，一种存储器装置包含存储器区、连接区、互连层及电路。存储器区包含多个电极层及半导体层，所述多个电极层在第一方向上堆叠，且所述半导体层在所述第一方向上延伸通过所述多个电极层。所述连接区由所述存储器区环绕，所述连接区包含绝缘本体及多个接触插塞，所述绝缘本体在所述第一方向上的厚度比在所述多个电极层的所述第一方向上的堆叠宽度厚，且所述多个接触插塞在所述第一方向上延伸通过所述绝缘本体。所述互连层包含分别电连接到所述多个电极层及所述半导体层中的部分的互连件。所述电路电连接到包含在所述互连层中的第一互连件，所述电路经由所述多个接触插塞中的一者电连接到所述第一互连件。所述多个电极层及所述绝缘本体在所述第一方向上位于所述电路与所述互连层之间。
根据实施例，可增加存储器装置的存储器容量。
附图说明
图1是展示根据第一实施例的存储器装置的示意性横截面图；
图2是展示第一实施例的存储器装置的示意性平面图；
图3A及3B是展示根据第一实施例的存储器装置的示意性局部横截面图；
图4到图13是展示根据第一实施例的存储器装置的制造工艺的意性横截面图；
图14是展示根据第一实施例的存储器装置的另一示意性平面图；
图15是展示根据第一实施例的存储器装置的另一示意性横截面图；
图16是展示根据第二实施例的存储器装置的示意性横截面图；及
图17是展示根据第二实施例的存储器装置的示意性平面图。
具体实施方式
现在将参考图式描述实施例。图中相同的部分用相同的数字标记；适当省略详细描述；并描述不同的部分。图式是示意性的或概念性的；并且部分的厚度及宽度之间的关系，部分之间的大小的比例等不一定与其实际值相同。即使在说明相同部分的情况下，也可在图式之间不同地说明尺寸及/或比例。
存在使用图式图中所示的XYZ轴的方向来描述组件的部署的情况。X轴、Y轴及Z轴彼此正交。在下文中，X轴、Y轴及Z轴的方向被描述为X方向、Y方向及Z方向。此外，存在Z方向被描述为向上并且与Z方向相反的方向被描述为向下的情况。
(第一实施例)
图1及图2是展示根据第一实施例的存储器装置1的示意图。图1是沿图2中展示的线A-A的横截面视图，且图2是展示存储器装置1中包含的区的布置的平面图。应注意，图1中未说明绝缘膜，其在所说明的组件之间电绝缘。
举例来说，存储器装置1是NAND型非易失性存储器装置，并且包含设置在衬底10上的电路CUA，设置在电路CUA上的存储器单元阵列MCA，以及设置在存储器单元阵列MCA上的多层互连INC。
举例来说，衬底10是硅衬底。电路CUA包含设置在衬底10的表面层中的晶体管Tr，以及设置在衬底10上方的互连件DO、D1及D2。包含互连件M0、M1及M2的多层互连件INC设置在存储器单元阵列MCA上。
如图1中所示，存储器单元阵列MCA包含存储器单元区MCR及接线(hook-up)区(垂直连接区)HUR1、HUR2及HUR3。在下面的描述中，存在个别描述接线区HUR1、HUR2及HUR3的情况以及通常将接线区HUR1、HUR2及HUR3称为并且描述为接线区HUR的情况。也类似地描述其它组件。
存储器单元区MCR包含三维布置的存储器单元MC(参考图3A)。接线区HUR包含将存储器单元阵列MCA的组件分别电连接到多层互连INC的互连件的接触插塞CA及CB。接线区HUR还包含接触插塞CC，其将电路CUA的互连件电连接到多层互连INC的其它互连件。
存储器单元阵列MCA包含源极线BSL及多个电极层(下文中，选择栅极SGS、字线WL及选择栅极SGD)。选择栅极SGS、字线WL及选择栅极SGD按顺序堆叠在源极线BSL上。
存储器单元区MCR包含在选择栅极SGS、字线WL及选择栅极SGD的堆叠方向(即，Z方向)上延伸通过选择栅极SGS、字线WL及选择栅极SGD的柱状体CL。柱状体CL在Z方向上延伸，并包括分别电连接到源极线BSL及互连件M0(例如，位线BL)的半导体层。存储器单元MC设置在柱状体CL与字线WL交叉的部分处(参考图3A)。
接线区HUR1包含接触插塞CA及选择栅极SGS、字线WL及选择栅极SGD的端部分。字线WL及选择栅极SGD的端部分以阶梯配置设置；且接触插塞CA在Z方向上延伸通过绝缘膜(未说明)，并且连接到选择栅极SGS、字线WL及选择栅极SGD的端部分。举例来说，接触插塞CA将选择栅极SGS、字线WL及选择栅极SGD分别连接到上层的互连件M0。
接线区HUR2设置在由存储器单元区MCR环绕的部分处。接线区HUR2包含多个接触插塞CB及CC，以及由选择栅极SGS、字线WL及选择栅极SGD的堆叠体环绕的绝缘本体(未说明)(参考图8)。接触插塞CB及CC在Z方向上延伸通过绝缘本体。接触插塞CB将源极线BSL电连接到互连件M2。此外，举例来说，接触插塞CC将电路CUA的互连件D2电连接到互连件M1或M2。
在存储器单元阵列MCA中，接线区HUR3设置在与接线区HUR1相对的侧上的端部。存储器单元区MCR及接线区HUR2设置在接线区HUR1与接线区HUR3之间。
接线区HUR3包含未说明的绝缘本体(参考图8)及在Z方向上延伸通过未说明的绝缘本体的多个接触插塞CC。举例来说，接触插塞CC将电路CUA的互连件D2电连接到互连件M1或M2。
举例来说，接触插塞CA、CB及CC包含金属。源极线BSL具有堆叠结构，其包含例如金属层23及半导体层25；且接触插塞CB连接到金属层23。
图2是展示根据第一实施例的存储器装置1的存储器单元阵列MCA的示意性平面图。图2是示意性地展示存储器单元区MCR及接线区HUR1、HUR2及HUR3的平面布置的平面图。图2中所示的区的表面区域可为实例并且不限于此。
如图2中所示，存储器单元阵列MCA包含在Y方向布置的多个存储器块MBK。接线区HUR1在X方向上安置在一个存储器块的一端；并且接线区HUR3安置在另一端。举例来说，接线区HUR1及HUR3经安置以在Y方向上交替布置。
存储器单元区MCR包含第一存储器单元区MCR1、第二存储器单元区MCR2及连接区ECR。连接区ECR在X方向上设置在第一存储器单元区MCR1与第二存储器单元区MCR2之间。举例来说，设置在连接区ECR中的字线WL的一部分电连接设置在第一存储器单元区MCR1中的字线WL的一部分及设置在第二存储器单元区MCR2中的字线WL的一部分。
举例来说，接线区HUR2设置在由邻近存储器块MBK的存储器单元区MCR环绕的位置处。接线区HUR2在X方向上位于第一存储器单元区MCR1与第二存储器单元区MCR2之间，并且位于在Y方向上彼此邻近的连接区ECR之间。
狭缝ST1设置于在沿Y方向上彼此邻近的存储器块MBK之间。举例来说，狭缝ST1是在X方向上延伸的沟槽，并且经设置以划分选择栅极SGD、字线WL及选择栅极SGS。
狭缝ST2分别设置在存储器块MBK中。举例来说，在存储器块MBK的中心处沿X方向设置狭缝ST2。狭缝ST2具有从字线WL上方的水平面到源极线BSL的深度，并且被设置为不连续，使得狭缝ST2不划分字线WL。
此外，狭缝ST2包含位于接线区HUR2与连接区ECR之间的部分。举例来说，狭缝ST2可包含在接线区HUR2与连接区ECR之间在X方向上延伸以连续的部分。
图3A及3B是展示根据第一实施例的存储器装置1的示意性局部横截面图。图3A是展示安置在存储器单元区MCR中的柱状体CL的横截面的示意图。图3B是展示安置在接线区HUR1中的柱状支撑体SCL的横截面的示意图。
如图3A中所示，柱状体CL设置在存储器孔MH中。举例来说，存储器孔MH延伸通过选择栅极SGD、字线WL及选择栅极SGS，并且经设置以具有到源极线BSL的深度。
柱状体CL包含存储器膜MF、半导体层30及绝缘芯31。存储器膜MF经设置以覆盖存储器孔MH的内壁，并且包含例如隧穿绝缘膜33、电荷保持膜35及阻挡绝缘膜37。绝缘芯31在存储器孔MH中沿存储器孔MH的延伸方向(即，Z方向)延伸。
半导体层30经设置以环绕绝缘芯31，并且包含位于存储器膜MF与绝缘芯31之间的部分。此外，半导体层30经设置以在半导体层30的底部端处接触源极线BSL的半导体层25。
举例来说，隧穿绝缘膜33、电荷保持膜35及阻挡绝缘膜37堆叠在存储器孔MH的内壁上。隧穿绝缘膜33位于半导体层30与电荷保持膜35之间；且阻挡绝缘膜37位于电荷保持膜35与字线WL之间。隧穿绝缘膜33及阻挡绝缘膜37例如是氧化硅膜；且电荷保持膜35例如是氮化硅膜。
存储器单元MC设置在柱状体CL与字线WL交叉的部分。半导体层30用作存储器单元MC的沟道；且字线WL用作存储器单元MC的控制栅极。位于半导体层30与字线WL之间的存储器膜MF的部分用作存储器单元MC的存储器部分。
源极侧选择晶体管STS设置在柱状体CL与选择栅极SGS交叉的部分处。此外，漏极侧选择晶体管STD设置在柱状体CL与选择栅极SGD交叉的部分处。选择栅极SGD包含至少一个电极层。选择栅极SGD包含例如在Z方向上堆叠的选择栅极SGD1、SGD2及SGD3。
如图3B中所示，柱状支撑体SCL设置在支撑孔HR中。举例来说，支撑孔HR在Z方向上延伸通过至少一个电极层。举例来说，支撑孔HR经形成以具有从选择栅极SGD上的水平面到源极线BSL的深度。柱状支撑体SCL是绝缘本体，例如填充支撑孔HR的氧化硅。
现在将参考图4到图13描述根据第一实施例的用于制造存储器装置1的方法。图4到图13是依次展示存储器装置1的制造过程的示意性横截面图。
如图4中所示，源极线BSL形成在电路CUA上(参考图1)；随后，牺牲膜40及绝缘膜50交替地堆叠在源极线BSL上。牺牲膜40是例如氮化硅膜；且绝缘膜50是例如氧化硅膜。
在堆叠牺牲膜40及绝缘膜50之前，源极线BSL经图案化为规定的配置。举例来说，源极线BSL以平板配置设置在用于形成存储器单元阵列MCA的区中，并且具有接触插塞CC通过其延伸的开口BOP。此外，在形成接线区HUR3的区中选择性地去除源极线BSL(参考图1及7)。
随后，选择性地去除牺牲膜40a、40b、40c及牺牲膜40a、40b、40c上的绝缘膜50，使得将用选择栅极SGD替换的剩余部分设置在其中形成存储器单元区MCR1及MCR2的区中。此时，牺牲膜40a、40b及40c的端部分以阶梯配置形成。
如图5中展示，除待用选择栅极SGD替换的部分之外的牺牲膜40的端部分以阶梯配置形成。此时，选择性地去除牺牲膜40及绝缘膜50的堆叠体的一部分，其环绕将成为存储器单元阵列MCA的区。此外，在X方向上的两侧上的牺牲膜40的端部分以阶梯配置形成。为方便图5中的说明，减少牺牲膜40的堆叠数目；且待由选择栅极SGD的替换的牺牲膜40a、40b及40c被展示为牺牲膜40T。
如图6中所示，形成绝缘膜45，其覆盖牺牲膜40的端部分。绝缘膜45经形成以环绕将成为存储器单元阵列MCA的区。此外，绝缘膜45被填充到除待由选择栅极SGD替换的牺牲膜40T之外的部分中。举例来说，绝缘膜45经形成使得绝缘膜45的上表面位于与最上层的绝缘膜50的上表面大体上相同的水平面。绝缘膜45是例如氧化硅膜。
如图7中所示，在接线区HUR2及HUR3中选择性地去除绝缘膜45及50以及牺牲膜40。举例来说，在接线区HUR2中，源极线BSL暴露在其中去除绝缘膜45及50及牺牲膜40的空间60A的底部表面处。形成在接线区HUR3中的空间60B经形成以具有底部表面，所述底部表面位于与源极线BSL的上表面大体上相同的水平面，或者位于比源极线BSL的上表面更低的水平面。
如图8中所示，绝缘本体65形成在空间60A及60B中。举例来说，绝缘本体65经形成使得绝缘本体65的顶表面位于与最上层的绝缘膜50的顶表面大体上相同的水平面。绝缘本体65是例如氧化硅。
如图9中所示，形成柱状体CL1及CL2以及柱状支撑体SCL，其长度从与最上层的绝缘膜50的上表面大体上相同的水平面到源极线BSL。柱状体CL1形成在存储器单元区MCR1及MCR2中；且柱状体CL2形成在连接区ECR中。柱状支撑体SCL形成在接线区HUR1及存储器单元区MCR的其中未安置柱状体CL1及CL2的部分中。柱状支撑体SCL形成在柱状体CL1及CL2形成之后或之前。替代地，柱状支撑体SCL可与柱状体CL1及CL2同时形成。
柱状体CL1及CL2设置在存储器孔MH中，存储器孔MH具有从最上层的绝缘膜50的上表面到源极线BSL的深度，并且各自包含存储器膜MF、半导体层30及绝缘芯31(参考图3A)。举例来说，柱状体CL1及CL2具有相同结构。
柱状支撑体SCL设置在支撑孔HR中，所述支撑孔HR具有从最上层的绝缘膜50的上表面的水平面到源极线BSL的深度。柱状支撑体SCL包含绝缘本体，例如，填充支撑孔HR的氧化硅。当柱状支撑体由柱状体CL1及CL2形成时，柱状支撑体具有与柱状体CL1及CL2相同的结构。
如图10中所示，绝缘膜55经形成以覆盖绝缘膜45、最上层的绝缘膜50及绝缘本体65，并保护柱状体CL1及CL2；随后，形成狭缝ST1及ST2(参考图2及图14)。狭缝ST2在X方向上不连续地形成，使得狭缝ST2不划分牺牲膜40。
然后，选择性地去除牺牲膜40；且在绝缘膜50之间分别形成空间40S。举例来说，经由狭缝ST1及ST2供应蚀刻剂来选择性地去除牺牲膜40。柱状体CL1及CL2以及柱状支撑体SCL支撑绝缘膜50并将空间40S维持在绝缘膜50之间。
如图11中所示，选择栅极SGS、字线WL及选择栅极SGD形成在空间40S中。举例来说，选择栅极SGS、字线WL及选择栅极SGD通过经由狭缝ST1及ST2供应CVD的源气体而在空间40S中沉积金属层而形成。
然后，形成狭缝SHE以划分选择栅极SGD(参考图14)。狭缝SHE在X方向上延伸；并且，狭缝SHE的底部位于比字线WL更高的水平面。此外，在狭缝SHE中填充绝缘膜，例如，氧化硅膜。
如图12中所示，接触插塞CA、接触插塞CB及接触插塞CC经形成使得接触插塞CA分别连接到选择栅极SGS、字线WL及选择栅极SGD；接触插塞CB连接到源极线BSL；且接触插塞CC连接到电路CUA的互连件D2。
接触插塞CA在Z方向上延伸通过绝缘膜45及55，并且具有以便于从绝缘膜55的上表面分别到达选择栅极SGS、字线WL及选择栅极SGD的长度。
接触插塞CB设置在接线区HUR1及HUR2中的每一者中，并且连接到源极线BSL的金属层23(参考图1)。在接线区HUR1中，接触插塞CB在Z方向上延伸通过绝缘膜45及55。在接线区HUR2中，接触插塞CB在Z方向上延伸通过绝缘膜55及绝缘本体65。
在接线区HUR2及HUR3中，接触插塞CC在Z方向上延伸通过绝缘本体65。在接线区HUR2中，接触插塞CC延伸通过绝缘膜55及绝缘本体65，行进通过源极线BSL的开口BOP，并连接到互连件D2。此外，在接线区HUR3(未说明)中，接触插塞CC延伸通过绝缘膜55及绝缘本体65，并且连接到安置在下方的互连件D2(参考图1)。
如图13中所示，柱状体CL1经由连接插塞CPI分别连接到上层中的位线BL(参考图1)。接触插塞CA经由连接插塞CP2各自连接到互连件M0、M1及M2中的任一者。此外，接触插塞CB及CC经由连接插塞CP3分别连接到上层中的互连件M1及M2。
在此情况下，选择栅极SGD安置在连接区ECR及接线区HUR2的两侧，并且经由互连件M0电连接。由此，可将在插入连接区ECR及接线区HUR2的情况下分离的选择栅极SGD设置为相同的电势。此外，形成在连接区ECR中的柱状体CL2不连接到上层中的互连件M0、M1及M2中的任何者。
图14是展示根据第一实施例的存储器装置1的存储器单元阵列MCA的上表面的示意性平面图。存储器单元阵列MCA包含经安置以在Y方向上布置的多个存储器块MBK。图14中展示多个存储器块MBK中的两者。
位线BL在Y方向上延伸，并且安置在存储器单元区MCR1及存储器单元区MCR2上。举例来说，位线BL设置在与互连件M0相同的水平面。位线BL不安置在连接区ECR及接线区HUR2上。
作为多个电极层的最上层的选择栅极SGD设置在存储器单元区MCR1及MCR2中(参考图13)，并且由在X方向上延伸的狭缝SHE划分。在狭缝SHE中填充绝缘膜，例如氧化硅膜。
多个选择栅极SGD经安置以在存储器单元区MCR1及MCR2中的每一者中在Y方向上布置。选择栅极SGD各自经设置以在X方向上延伸。此外，选择栅极SGD安置在连接区ECR的X方向上的两侧及接线区HUR2的X方向上的两侧。此外，在插入连接区ECR的情况下安置的两个选择栅极SGD及在插入接线区HUR2的情况下安置的两个选择栅极SGD各自经由互连件M0电连接。
举例来说，选择栅极SGD具有三层结构并且包含选择栅极SGD1、SGD2及SGD3(参考图3A)。此外，提供连接插塞CP2a、CP2b及CP2c，其分别连接到选择栅极SGD1、SGD2及SGD3。
举例来说，互连件M0将位于连接区ECR的X方向上的一侧上的连接插塞CP2a、CP2b及CP2c连接到位于在X方向上的另一侧的连接插塞CP2a、CP2b及CP2c。由此，选择栅极SGD可设置为相同电势，其具有安置在连接区ECR的两侧上的三层结构。安置在接线区HUR2的两侧上的选择栅极SGD类似地经由互连件M0电连接。此外，互连件M0经安置以避开设置在接线区HUR2中的连接插塞CP3上的区。
图15是展示根据第一实施例的存储器装置1的存储器单元阵列MCA的示意性横截面图。图15是展示沿图13中展示的线B-B的横截面的示意图。
如图15中所示，柱状体CL1安置在存储器单元区MCR1及MCR2中；且柱状体CL2安置在连接区ECR中。柱状支撑体SCL安置在接线区HUR1及其中选择栅极SGD的端部以阶梯配置形成的区中。
举例来说，尽管柱状体CL1及柱状体CL2具有相同的结构，但柱状体CL1的半导体层30电连接到位线BL；且柱状体CL2的半导体层30未连接到位线BL。因此，存储器单元MC作用于柱状体CL1与字线WL交叉的部分，并且存储器单元MC不作用于柱状体CL2与字线WL交叉的部分。
在Z方向上延伸通过绝缘本体65的接触插塞CB及CC设置在接线区HUR2及HUR3中。相反，当绝缘本体65未安置在接线区HUR2中时，接触插塞CB及CC延伸通过字线WL及选择栅极SGS。因此，有必要围绕接触插塞安置间隔物绝缘膜，以使接触插塞与字线WL及选择栅极SGS电绝缘。
举例来说，其中安置接触插塞的区具有组合其中设置接触插塞的接触孔的至少开口以及接触孔之间的空间的区域。在间隔物绝缘膜安置在接触插塞周围的情况下，接触孔经形成以具有开口表面区域，使得可安置接触插塞及间隔物绝缘膜。然后，为确保字线与接触插塞之间的规定绝缘击穿电压，间隔物绝缘膜变厚；且接触孔的开口表面区域变更大。因此，在安置许多接触插塞的情况下，其中安置接触插塞的区可以不可忽略的比例的占据存储器单元阵列的表面区域。
在根据实施例的存储器装置1中，由于接触插塞CB及CC经安置以延伸通过绝缘本体65，因此不需要安置间隔物绝缘膜。因此，可减少接线区HUR2的表面区域；并且可增加存储器单元区MCR1及MCR2的表面区域。因此，可增加存储器装置1的存储器容量。在接线区HUR3中也可类似地减小表面区域。
(第二实施例)
图16是展示根据第二实施例的存储器装置2的示意性横截面图。存储器装置2包含设置在衬底10上的存储器单元阵列MCA，以及安置在衬底10与存储器单元阵列MCA之间的电路CUA。存储器单元阵列MCA包含存储器单元区MCR1及MCR2以及接线区HUR1、HUR2及HUR3。
接线区HUR2及HUR3包含绝缘本体65，绝缘本体65比包含选择栅极SGS、字线WL及选择栅极SGD的堆叠体的堆叠厚度更厚(参考图8)。接线区HUR2及HUR3包含在Z方向上延伸通过绝缘本体65的多个接触插塞CB及CC。
此外，在存储器装置2中，位于接线区HUR1中的字线WL及选择栅极SGS及SGD中的每一者的端部分包含与设置在存储器单元区MCR中的部分不同的材料。
举例来说，字线WL包含：第一部分，其包含设置在存储器单元区MCR中的金属；及第二部分，其包含设置在接线区HUR1中的多晶硅。这对于选择栅极SGS及SGD也是类似的。
图17是展示存储器装置2的存储器单元阵列MCA的配置的示意性平面图。存储器单元阵列MCA包含在Y方向上布置的多个存储器块MBK。存储器块MBK各自包含存储器单元区MCR1及MCR2、连接区ECR以及接线区HUR1、HUR2及HUR3。
接线区HUR1及HUR3分别安置在存储器块MBK的两端。接线区HUR2经安置以由存储器单元区MCR1及MCR2以及连接区ECR环绕。
在实例中，狭缝ST1设置在Y方向上彼此邻近的存储器单元区MCR1之间，在Y方向上彼此邻近的存储器单元区MCR2之间，以及在Y方向上彼此邻近的连接区ECR之间。狭缝ST1未设置在接线区HUR1与接线区HUR3之间。
此外，举例来说，狭缝ST2设置在存储器单元区MCR1及MC2的中心处以及连接区ECR与接线区HUR2之间，并且沿字线WL的延伸方向(X方向)不连续地安置。在接线区HUR1中未设置狭缝ST2。
举例来说，在存储器装置2的制造工艺中，导电多晶硅膜用作牺牲膜40。举例来说，在图10中所示的工艺中，通过经由狭缝ST1及ST2供应的蚀刻剂选择性地去除牺牲膜40。
在根据实施例的制造工艺中，在用于形成接线区HUR1的区及用于形成接线区HUR3的区之间未设置狭缝ST1；且在用于形成接线区HUR1的区中未设置狭缝ST2。因此，在将作为接线区HUR1的区中，不去除牺牲膜40；并且在绝缘膜50之间不形成空间40S。因此，只有形成在将作为存储器单元区MCR的区中的牺牲膜40的部分被金属层代替；且牺牲膜40的一部分保留在接线区HUR1中。因此，形成字线WL及选择栅极SGS及SGD，使得设置在存储器单元区MCR中的部分的材料不同于设置在接线区HUR1中的端部分的材料。
在实施例中，柱状支撑体SCL未安置在接线区HUR1中，因为空间40S未设置在将成为接线区HUR1的区中。由此，可减小接线区HUR1的表面区域。此外，也可减小接线区HUR3的表面区域，因为多个接触插塞CC经设置以延伸通过接线区HUR3中的绝缘本体65。因此，可减小设置在存储器块MBK的两端处的接线区HUR的表面区域；并且可增加存储器单元区MCR的表面区域。由此，可增加存储器装置2的存储容量。
尽管已经描述某些实施例，但是这些实施例仅通过实例的方式呈现，并且不希望限制本发明的范围。实际上，本文描述的新颖实施例可以各种其它形式体现；此外，在不脱离本发明的精神的情况下，可对本文描述的实施例的形式进行各种省略、替换及改变。所附权利要求书及其等效物希望覆盖如将落入本发明的范围及精神内的此类形式或修改。

Claims (9)

1.一种存储器装置，其包括：
存储器区，其包含多个电极层及半导体层，所述多个电极层在第一方向上堆叠，且所述半导体层在所述第一方向上延伸通过所述多个电极层；
连接区，其由所述存储器区环绕，所述连接区包含绝缘本体及多个接触插塞，所述绝缘本体在所述第一方向上的厚度比在所述多个电极层的所述第一方向上的堆叠宽度更厚，且所述多个接触插塞在所述第一方向上延伸通过所述绝缘本体；
互连层，其包括互连件，所述互连件分别电连接到所述多个电极层及所述半导体层中的部分；及
电路，其连接到包含在所述互连层中的第一互连件，所述电路经由所述多个接触插塞中的一者电连接到所述第一互连件，
所述多个电极层及所述绝缘本体在所述第一方向上位于所述电路与所述互连层之间；其中
所述多个电极层包含多个第一部分、多个第二部分及多个第三部分，所述多个第一部分在所述第一方向上堆叠并在与所述第一方向交叉的第二方向上延伸，所述多个第二部分在所述第一方向上堆叠并且在与所述第一方向及所述第二方向交叉的第三方向上与所述多个第一部分一起布置，并且所述多个第三部分在所述第一方向上堆叠并且在所述第二方向上与所述多个第二部分一起堆叠，且
所述绝缘本体位于所述多个第二部分与所述多个第三部分之间，并且当从所述多个第一部分观察时位于所述第三方向上。
2.根据权利要求1所述的存储器装置，其进一步包括：
导电层，其设置在所述电路与所述多个电极层之间，所述导电层与所述半导体层电连接，
所述绝缘本体在所述第一方向上位于所述互连层与所述导电层之间。
3.根据权利要求2所述的存储器装置，其中所述多个接触插塞中的一者在所述第一方向上延伸通过所述导电层。
4.根据权利要求3所述的存储器装置，其中
所述互连层进一步包含第二互连件，且
所述多个接触插塞中的另一者电连接所述导电层及所述第二互连件。
5.根据权利要求1所述的存储器装置，其中所述多个电极层包含第一连接部分及第二连接部分，所述第一连接部分分别电连接所述多个第一部分及所述多个第二部分，且所述第二连接部分分别电连接所述多个第一部分及所述多个第三部分。
6.根据权利要求1所述的存储器装置，其中
所述半导体层包含在所述第二方向上布置的多个第一半导体层，
所述互连层包含多个第三互连件，其在所述第三方向上延伸并分别电连接到所述多个第一半导体层，且
当从所述第一方向观察时，所述多个第三互连设置在不与绝缘本体交叉的位置处。
7.根据权利要求6所述的存储器装置，其中所述多个电极层进一步包含：
第四部分，其位于所述多个第一部分与所述多个第三互连件中的一者之间；
第五部分，其设置在所述多个第一部分及与所述多个第三互连件中的另一者之间，并经安置以在所述第二方向上与所述第四部分分离；
第六部分，其设置在所述多个第二部分与所述多个第三互连件中的所述一者之间；及
第七部分，其设置在所述多个第三部分与所述多个第三互连件中的另一者之间，且
所述互连层进一步包含第四互连件及第五互连件，
所述第四互连件电连接所述第四部分及所述第五部分，且
所述第五互连件电连接所述第六部分及所述第七部分。
8.根据权利要求7所述的存储器装置，其中所述第四互连件及所述第五互连件设置在不与所述多个第三互连件交叉的位置处。
9.根据权利要求7所述的存储器装置，其中所述半导体层进一步包含安置在所述第四部分与所述第五部分之间的第二半导体层，所述第二半导体层在所述第一方向上延伸通过所述多个第一部分并且未电连接到所述多个第三互连件中的任何者。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12041791B2 (en) * 2016-10-10 2024-07-16 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11869591B2 (en) * 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) * 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) * 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2021052084A (ja) * 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111108600B (zh) * 2019-12-24 2022-07-08 长江存储科技有限责任公司 三维存储器件及其形成方法
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
US11411020B2 (en) * 2020-04-22 2022-08-09 Macronix International Co., Ltd. Memory device with sub-slits
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
KR20220009527A (ko) 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20230002798A (ko) * 2020-07-31 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
KR20220017027A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치
JP2022029766A (ja) * 2020-08-05 2022-02-18 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022050069A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11690222B2 (en) * 2020-11-24 2023-06-27 Macronix International Co., Ltd. Three-dimensional memory device
JP2022146608A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置
JP2023043305A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180835A (zh) * 2016-03-10 2017-09-19 东芝存储器株式会社 半导体存储装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP2014053447A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9935121B2 (en) 2015-09-10 2018-04-03 Toshiba Memory Corporation Three dimensional vertical channel semiconductor memory device
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9780105B2 (en) 2015-12-30 2017-10-03 Toshiba Memory Corporation Semiconductor memory device including a plurality of columnar structures and a plurality of electrode films
TW201733020A (zh) 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
US9953993B2 (en) * 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180835A (zh) * 2016-03-10 2017-09-19 东芝存储器株式会社 半导体存储装置

Also Published As

Publication number Publication date
TWI714872B (zh) 2021-01-01
TW201939716A (zh) 2019-10-01
US20190287985A1 (en) 2019-09-19
US10504918B2 (en) 2019-12-10
CN110277397A (zh) 2019-09-24

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