CN104103641A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

一种非易失性存储器件包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在第一字线形成区与第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在第一字线形成区和第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在支撑区的衬底之上，并且所述第二层叠结构中交替地层叠多个层间电介质层和多个空间；沟道层，所述沟道层设置在第一层叠结构中；以及存储层，存储层设置在沟道层与所述多个导电层中的每个之间。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2013年4月9日提交的韩国专利申请No.10-2013-0038635的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件，更具体而言，涉及一种包括从衬底垂直地层叠的多个存储器单元的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在电源被切断时也保持储存在其中的数据，各种非易失性存储器件，例如NAND型快闪存储器等，已被广泛地使用。
近来，随着二维（2D）存储器件（其中在硅衬底之上将多个存储器单元形成为单层）的集成度接近其极限，已经提出了各种3D非易失性存储器件（其中从硅衬底垂直地层叠多个存储器单元）。
图1A和图1B示出现有非易失性存储器件。图1A是现有非易失性存储器件的平面图，图1B是沿着图1A的线A-A’截取的截面图。
参见图1A和图1B，多个半导体柱体11设置在衬底10之上以沿垂直于衬底10的方向延伸。多个半导体柱体11沿着第一方向和第二方向布置成矩阵形。另外，在衬底10之上设置有多个绝缘层12和导电层13交替层叠的层叠结构。层叠结构被设置成包围半导体柱体11。在层叠结构与半导体柱体11之间，插入有存储层14。存储层14用来通过储存电荷或将电荷放电而储存数据。一个半导体柱体11、与该半导体柱体11接触的一个导电层13、以及插入在上述二者之间的存储层14，可以构成一个存储器单元MC。因此，可以看出沿着从衬底10垂直的方向层叠了多个存储器单元MC。
绝缘层12和导电层13的层叠结构可以在包围沿第二方向设置的半导体柱体11的同时沿第二方向延伸。分别包围沿第一方向相邻的半导体柱体11的层叠结构通过位于两个半导体柱体11之间的缝隙S而相互隔离。这是为了单独地操作沿第一方向相邻的存储器单元MC，即使沿第一方向设置的半导体柱体11连接到相同的互连（例如，相同的位线）。
然而，当缝隙S位于层叠结构之间时，层叠结构可能随着为了改善器件集成度而增加层叠结构的高度而倾斜。
为了防止层叠结构倾斜，可能会多次执行形成层叠结构和缝隙S的工艺。然而，在此情况下，可能会增加工艺次数和制造成本。
发明内容
本发明的各种示例性实施例针对一种可以提高集成度、防止在工艺期间产生缺陷以及降低工艺难度的非易失性存储器件及其制造方法。
根据本发明的一个示例性实施例，一种非易失性存储器件可以包括：衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；第一层叠结构，所述第一层叠结构设置在所述第一字线形成区和所述第二字线形成区中的每个的衬底之上，并且其中交替地层叠多个层间电介质层和多个导电层；第二层叠结构，所述第二层叠结构设置在所述支撑区的衬底之上，并且所述第二层叠结构中交替地层叠有所述多个层间电介质层和多个空间；沟道层，所述沟道层设置在所述第一层叠结构中；以及存储层，所述存储层插入在所述沟道层与所述多个导电层中的每个之间。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法可以包括以下步骤：在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和多个牺牲层；利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；通过去除由刻蚀而暴露出的所述多个牺牲层来形成凹槽；在形成有所述凹槽的所得结构之上形成导电层；以及去除所述导电层的一部分，使得所述第一字线形成区和所述第二字线形成区中的凹槽的导电层保留，而所述支撑区中的凹槽的导电层被去除。
根据本发明的又一个示例性实施例，一种制造非易失性存储器件的方法可以包括以下步骤：在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和多个导电层；利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；以及去除所述多个导电层的一部分，使得所述第一字线形成区和所述第二字线形成区中的所述多个导电层保留，而所述支撑区中的所述多个导电层被去除。
附图说明
图1A和图1B示出现有非易失性存储器件。
图2至图7是示出根据本发明的一个实施例的非易失性存储器件及其制造方法的图。
图8至图11是示出根据本发明的另一个实施例的非易失性存储器件及其制造方法的图。
图12和图13是示出根据本发明的另一个实施例的非易失性存储器件的图。
图14是示出根据本发明的另一个实施例的非易失性存储器件的图。
具体实施方式
以下将结合附图更详细地描述各种实施例。然而，本发明可以实施为不同形式，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开深入和完整，并且将本发明的范围完全地传达给本领域技术人员。在本公开中，附图标记在本发明的各个附图和实施例中直接对应于相似标记部分。
附图并非按比例绘制，在某些情况，为了清楚地示出实施例的特征，可能对比例进行放大。应当容易理解，本公开中的“在…上”和“在…之上”的意思应当以最广义的方式来解释，使得“在…上”的意思不仅指“直接在…上”，而且还指在之间具有中间特征或中间层的情况下的“在某物上”；“在…之上”也不仅指在上面，而且还指在之间具有中间特征或中间层的情况下的在某物上面。应当注意的是，在说明书中，“连接/耦接”不仅指一个元件直接耦接另一元件，而且还指经由中间元件间接耦接另一元件。另外，只要句中未特意提及，单数形式可以包括多数形式。
图2至图7是用于说明根据本发明的一个实施例的非易失性存储器件及其制造方法的图。图7是平面图，图2至图6分别是沿着图7的线B-B’、C-C’和D-D’截取的截面图。
首先，将参照附图描述制造方法。
参见图2，提供具有预先形成的结构（未示出）的衬底100，所述预先形成的结构例如为源极区等。
然后，在衬底100之上形成交替地层叠多个层间电介质层110和牺牲层120的层叠结构。牺牲层120用来提供要形成以下所描述的字线的空间，层间电介质层110用来将位于不同层的字线相互隔离开。层间电介质层110可以由例如氧化物形成，牺牲层120可以由相对于层间电介质层110具有刻蚀选择性的材料（例如，氮化物）形成。在本发明的本实施例中，形成三个牺牲层120。然而，本发明不局限于此，牺牲层120的数目可以以不同方式改变。
随后，穿通层间电介质层110和牺牲层120的层叠结构形成沟道层130以与衬底100的一部分连接。沟道层130可以由例如多晶硅的半导体材料形成。可以通过以下工艺来形成沟道层130：选择性地刻蚀层间电介质层110和牺牲层120的层叠结构以形成暴露出衬底100的沟道孔CH，并且在沟道孔CH中掩埋半导体材料等。因此，沟道层130具有从衬底100大体垂直延伸的柱体形状。在本发明的本实施例中，如图7所示，沿平行于线B-B’的第一方向设置有两个沟道层130，沿平行于D-D’的第二方向设置有四个沟道层130。然后，本发明并不局限于此，沟道层130的数目和布置可以以各种方式变化。
参见图3和图7，在图2的所得结构之上形成掩模图案（未示出），以在覆盖字线形成区的同时覆盖沿第一方向的字线形成区之间的部分。然后，利用掩模图案作为刻蚀阻挡层以刻蚀层间电介质层110和牺牲层120的层叠结构。字线形成区表示在与沿第二方向布置的沟道层130重叠的同时沿第二方向延伸的线形区。掩模图案的平面形状与图7所示的层间电介质层110的平面形状大体相同。
此工艺的结果是，形成位于沿第一方向延伸的沟道层130之间的同时沿第二方向延伸的缝隙S1。缝隙S1用来隔离针对第一方向上的每个字线的层叠结构。为了便于描述，将位于缝隙S1一侧的层叠结构的区域称为第一字线形成区A1，以及将形成在缝隙S1的另一侧的层叠结构的区域称为第二字线形成区A2。
此外，在缝隙S1的一个或更多个位置处形成位于第一字线形成区A1和第二字线形成区A2的层叠结构之间并连接所述层叠结构的层叠结构。为了说明的目的，将位于第一字线形成区A1和第二字线形成区A2的层叠结构之间的层叠结构称为支撑区A3。在本发明的本实施例中，如图7所示，在缝隙S1中设置有两个支撑区A3。然而，本发明并不局限于此，缝隙S1中的支撑区A3的数目和位置可以以不同方式修改。支撑区A3可以沿第二方向具有小的宽度。具体地，支撑区A3沿第二方向的宽度可以比第一字线形成区A1和第二字线形成区A2中的每个沿第一方向的宽度更小。
在本发明的本实施例中，缝隙S1形成为穿通层叠结构的深度。然而，本发明并不局限于此，缝隙S1的深度可以设定为穿通最下层的牺牲层120。
参见图4，去除经由缝隙S1暴露出的牺牲层120。可以经由湿法刻蚀等来执行牺牲层120的去除。在下文中，通过去除牺牲层120而形成的空间被称为第一凹槽G1。
参见图5，以不完全填充第一凹槽G1的厚度沿着图4的所得结构的整个表面形成存储层140。存储层140用来通过储存电荷或将电荷放电而储存数据。例如，存储层140可以具有三层结构，所述三层结构可以包括：用于电荷隧穿的隧道绝缘层、用于阻挡电荷传送的电荷阻挡层、以及插入在隧道绝缘层与电荷阻挡层之间的用于储存电荷的电荷储存层。在所述三层结构中，隧道绝缘层设置在最靠近沟道层130之处，电荷阻挡层设置在最远离沟道层130之处。隧道绝缘层和电荷阻挡层可以由例如氧化物形成，电荷储存层可以由例如具有电荷捕获功能的氮化物形成。
然后，利用充分填充形成有存储层140的第一凹槽G1的厚度来沿着存储层140的整个表面形成导电层150。用于形成字线的导电层150可以具有单层结构或多层结构，所述单层结构或多层结构包括诸如W的金属或诸如TiN和TaN的金属氮化物。例如，导电层150可以具有顺序形成的TiN和W的双层结构。
参见图6和图7，通过经由湿法刻蚀等来去除缝隙S1和支撑区A3内的导电层150，使得导电层150例如仅存在于第一字线形成区A1和第二字线形成区A2的第一凹槽G1中，来形成导电层图案150’。此时，可以执行导电层150的去除，直到完全去除掩埋在支撑区A3的第一凹槽G1中的导电层150。如上所述，位于支撑区A3的层叠结构沿第二方向的宽度可以比第一字线形成区A1和第二字线形成区A2中的每个沿第一方向的宽度更小。因此，即使当支撑区A3的导电层150被完全去除时，第一字线形成区A1和第二字线形成区A2的导电层150也可以不被去除而是保留。在下文中，通过去除位于支撑区A3的导电层150而形成的空间被称为第二凹槽G2。
随后，经由湿法刻蚀等去除缝隙S1和支撑区A3内的存储层140，使得存储层140例如仅存在于位于第一字线形成区A1和第二字线形成区A2的第一凹槽G1中，来形成存储层图案140’。然后，可以省略此工艺。
此工艺的结果是，在各第一字线形成区A1和第二字线形成区A2处形成了如下的层叠结构：即所述层叠结构在包围沿第二方向布置的沟道层的同时沿第二方向延伸，并且其中层间电介质层110和导电层图案150’交替地层叠在衬底100之上。导电层图案150’可以用作字线。存储层图案140’插入在导电层图案150’和沟道层130之间，还插入在导电层图案150’和层间电介质层110之间，如图6所示。另一方面，在支撑区A3处形成了如下的层叠结构：即其中层间电介质层110和第二凹槽G2交替地层叠在衬底100之上。
在此工艺中，执行导电层150的去除工艺，直到掩埋在支撑区A3的第一凹槽G1中的导电层150被完全去除。因此，位于第一字线形成区A1和第二字线形成区A2的第一凹槽G1内的导电层150可能会因为过度刻蚀而超出必要地损失。在此情况下，可以额外地执行利用导电层图案150’作为晶种层的选择性沉积工艺。当执行选择性沉积工艺时，用作晶种层的导电层图案150’保留在第一字线形成区A1和第二字线形成区A2的第一凹槽G1中。因此，可以在导电层图案150’上额外地生长导电材料，以补偿第一字线形成区A1和第二字线形成区A2处的导电层150的损失。另一方面，用作晶种层的导电层图案150’不存在于支撑区A3的第二凹槽G2中。因此，在支撑区A3的第二凹槽G2内不生长导电材料。
经由上述工艺，可以制造根据本发明的本实施例的非易失性存储器件。
参见图6和图7，多个沟道层130设置在衬底100之上，以从衬底100沿着大体垂直的方向延伸，并且沿着第一方向和第二方向布置。为了便于说明，将沿第二方向布置的沟道层130称为沟道层130的行。
此外，在衬底100之上设置有层叠结构，在所述层叠结构中多个层间电介质层110和导电层图案150’交替地层叠同时包围沟道130。在导电层图案150’和沟道层130之间，插入有存储层图案140’。
因为导电层图案150’沿着第二方向延伸以包围沟道层130的行，所以导电层图案150’可以用作字线，并且针对沟道层130的每行隔离开。换言之，第一字线形成区A1的导电层图案150’和第二字线形成区A2的导电层图案150’相互隔离开。
另一方面，层间电介质层110不仅可以位于第一字线形成区A1和第二字线形成区A2中以将位于其上和其下的导电层图案150’相互隔离开，而且也可以位于与第一字线形成区A1和第二字线形成区A2之间的部分相对应的支撑区A3，由此用作防止第一字线形成区A1和第二字线形成区A2的层叠结构倾斜的支撑。
也就是，在支撑区A3设置有交替地层叠了层间电介质层110和表示为第二凹槽G2的空间的层叠结构。由于在支撑区A3的第二凹槽G2中不存在导电材料，因此字线可以针对沟道层130的每行充分地隔离。在支撑区A3处层叠的层间电介质层110的数目与在各第一字线形成区A1和第二字线形成区A2处层叠的层间电介质层110的数目相等。因此，即使为了提高半导体器件的集成度而增加各第一字线形成区A1和第二字线形成区A2的层叠结构的高度，也可以防止层叠结构倾斜。
根据本发明的本实施例的非易失性存储器件及其制造方法可以具有以下效果。
首先，尽管层叠结构的高度增加，也可以防止层叠结构倾斜。
另外，由于可以防止倾斜，所以可以在没有限制的情况下增加层叠结构的高度，这可以进一步提高器件的集成度。
此外，例如可以仅通过修改在刻蚀层叠结构的掩模工艺期间的掩模图案的形状来制造非易失性存储器件。因此，可以简化工艺，并且不会增加工艺次数和制造成本。
图8至图11是示出根据本发明的另一个实施例的非易失性存储器件及其制造方法的图，以及分别沿着线B-B’、C-C’和D-D’截取的截面图。以下描述将着重于与上述实施例的区别。
参见图8，在衬底200之上形成多个层间电介质层210和导电层220交替地层叠的层叠结构。在本发明的本实施例中，取代牺牲层120而直接沉积要用作字线的导电层220。
然后，穿通层间电介质层210和导电层220的层叠结构而形成沟道层230以与衬底200的一部分连接，并且形成存储层240以包围沟道层230的侧表面。可以通过以下工艺来形成沟道层230和存储层240：选择性地刻蚀层间电介质层210和导电层220的层叠结构以形成暴露出衬底200的沟道孔CH、在沟道孔CH的侧壁上形成存储层240、以及在形成有存储层240的沟道孔CH中掩埋半导体材料。
参见图9，在图8的所得结构之上形成掩模图案（未示出），以覆盖第一字线形成区A1和第二字线形成区A2以及与第一字线形成区A1和第二字线形成区A2之间的部分相对应的支撑区A3。然后，利用掩模图案作为刻蚀阻挡层来刻蚀层叠结构，由此形成缝隙S1到至少穿通最下层的导电层220的深度。
然而，由于通过此工艺刻蚀的导电层220不但位于第一字线形成区A1和第二字线形成区A2中而且还位于支撑区A3中，因此第一字线形成区A1和第二字线形成区A2的导电层220相互连接。因此，执行图10的工艺以将导电层220隔离开。
参见图10，经由湿法刻蚀等来去除导电层220的一部分，直到支撑区A3的导电层220被完全去除。如上所述，支撑区A3的宽度可以设定为小的值。因此，即使在支撑区A3的导电层220被完全去除时，第一字线形成区A1和第二字线形成区A2的导电层220也可以保留。因此，第一字线形成区A1的导电层220和第二字线形成区A2的导电层220可以相互隔离开，并且可以用作第一字线和第二字线。在下文中，将通过去除位于支撑区A3的导电层220而形成的空间称作第三凹槽G3。
在本发明的本实施例中，在去除导电层220的一部分以形成第三凹槽G3时，在第一字线形成区A1和第二字线形成区A2也可能会损失导电层220（参见符号L）。因此，可以执行图11的工艺以补偿损失。
参见图11，执行利用导电层220作为晶种层的选择性沉积工艺。因此，在第一字线形成区A1和第二字线形成区A2的导电层220上额外地生长导电材料以补偿损失（参见图10的L）。另一方面，由于在第三凹槽G3中不存在用作晶种层的导电层220，因此第三凹槽G3可以保持。
经由上述工艺形成的图11的器件与图6和图7的器件基本相同。因此，图11的器件可以与图6和图7的器件具有大体相同的效果。
在上述实施例中，描述了简化的3D非易失性存储器件。然而，本发明并不局限于此，而是可以应用于各种非易失性存储器件。根据非易失性存储器件的类型，可以修改缝隙的位置或深度。在具有缝隙的器件中，或者具体而言在形成有大的深度的缝隙的器件中，可以在缝隙的支撑区设置多个层间电介质层和多个空间交替层叠的层叠结构，使得可以获得与上述实施例相同的效果。对此将结合图12至图14来描述。
图12和图13是用于说明根据本发明的另一个实施例的非易失性存储器件的图。图12是平面图，图13是沿着图12的线E-E’和F-F’截取的截面图。以下描述将着重于与上述实施例的区别。
参见图12和图13，在衬底300之上设置用于形成背栅（back gate）的第一导电层305。第一导电层305中可以形成有多个沟槽307。所述多个沟槽307可以沿着与线E-E’平行的第一方向以及与第一方向相交叉的第二方向布置。每个沟槽307可以形成为条形，所述条形的长轴设置在第一方向，短轴设置在第二方向。
在第一导电层305之上设置沟道层330。沟道层330包括掩埋在沟槽307中的连接部以及从连接部垂直地突出的一对垂直部。因此，沟道层330具有与U形相似的形状。
此外，在第一导电层305之上设置如下层叠结构：所述层叠结构中多个层间电介质层310和第二导电层320交替地层叠同时包围沟道层330的垂直部。在沟道层330和层叠结构之间以及在沟道层330和第一导电层305之间，可以插入存储层340。第二导电层320、沟道层330的垂直部、以及处于第二导电层320与沟道层330的垂直部之间的存储层340可以构成存储器单元。第一导电层305、沟道层330的连接部、以及处于第一导电层305与沟道层330的连接部之间的存储层340可以构成背栅晶体管。背栅晶体管用来控制沟道层330的一对垂直部之间的连接。
U形沟道层330的两端可以与设置在层叠结构之上的位线和源极线（未示出）连接，并且可以由位线和源极线来控制。具体地，在本发明的本实施例中，沿第一方向相邻的两个沟道层330的一端可以与沿第二方向延伸的一个源极线连接，由此构成一个存储块。另一方面，沿第一方向相邻的两个沟道层330的另一端部可以与沿第一方向延伸的一个位线连接。因此，设置在附图中表示为A5的区域中的沟道层330的垂直部与源极线连接，设置在附图中表示为A4的区域中的沟道层330的垂直部可以与位线连接。
层叠结构内的缝隙的位置可以以不同方式修改。在本发明的本实施例中，因为沿第二方向延伸的第一缝隙S2位于沟道层330的一对垂直部之间，因此沿着所述一对垂直部形成的存储器单元可以分别相互隔离开。此外，因为第三缝隙S3位于沟道层330的要与位线连接的垂直部——即区域A4的垂直部——之间，因此存储器单元可以针对每个存储块隔离开。另一方面，在沟道层330的要与一个源极线连接的垂直部——即区域A5的垂直部——之间，可以不设置缝隙。
支撑区A6位于第一缝隙S2和第二缝隙S3中，并且在支撑区A6中设置有层间电介质层310和表示为第三凹槽G3的空间交替地层叠的层叠结构。
除了存储器单元沿着U形沟道层330层叠并且缝隙S2和S3的位置可以改变以外，本发明的本实施例与上述实施例没有太大区别。因此，这里将不再赘述。
图14是用于说明根据本发明的另一个实施例的非易失性存储器件的图，并且示出了对图13的实施例的修改。以下描述将着重于与图13的实施例的区别。
参见图14，沟道层330的位置可以不位于直线上，而是可以布置成锯齿形。这是为了通过增加沟道层330的垂直部之间的距离来有助于用于形成垂直部的孔形成工艺。虽然修改了沟道层330的位置，但是可以不需要修改缝隙的形状或位置。因此，图14的结构可以获得与图13的结构相同的效果。
根据本发明的实施例，可以提高集成度、防止在工艺期间产生缺陷、以及降低工艺难度。
虽然已经出于说明的目的描述了各种实施例，但是本领域技术人员将清楚的是，可以在不脱离所附权利要求所限定的本发明的精神和范围的情况下进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种非易失性存储器件，包括：
衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；
第一层叠结构，所述第一层叠结构设置在所述第一字线形成区和所述第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠有多个层间电介质层和多个导电层；
第二层叠结构，所述第二层叠结构设置在所述支撑区的衬底之上，并且所述第二层叠结构中交替地层叠有所述多个层间电介质层和多个空间；
沟道层，所述沟道层设置在所述第一层叠结构中；以及
存储层，所述存储层插入在所述沟道层与所述多个导电层中的每个之间。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述第一字线形成区和所述第二字线形成区沿第二方向延伸，
所述支撑区沿与所述第二方向相交叉的第一方向位于所述第一形成区和所述第二形成区之间，以及
所述第一层叠结构沿所述第一方向的宽度比所述第二层叠结构沿所述第二方向的宽度大。
技术方案3.如技术方案1所述的非易失性存储器件，其中，所述多个空间形成在与各个导电层相对应的位置处。
技术方案4.如技术方案1所述的非易失性存储器件，其中，所述存储层还插入在所述层间电介质层和所述导电层之间。
技术方案5.如技术方案1所述的非易失性存储器件，其中，所述存储层包围所述沟道层的侧表面。
技术方案6.如技术方案1所述的非易失性存储器件，其中，所述衬底包括连接部，所述连接部连接所述第一字线形成区的沟道层和所述第二字线形成区的沟道层。
技术方案7.如技术方案6所述的非易失性存储器件，其中，所述衬底还包括背栅，所述背栅与所述连接部连接，栅电介质层插入在所述背栅与所述连接部之间。
技术方案8.如技术方案1所述的非易失性存储器件，其中，所述沟道层穿通所述第一层叠结构与所述衬底的一部分连接。
技术方案9.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和多个牺牲层；
利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；
通过去除由刻蚀而暴露出的所述多个牺牲层来形成凹槽；
在形成有所述凹槽的所得结构之上形成导电层；以及
去除所述导电层的一部分，使得所述第一字线形成区和所述第二字线形成区中的凹槽的导电层保留，而所述支撑区中的凹槽的导电层被去除。
技术方案10.如技术方案9所述的方法，其中，所述第一字线形成区和所述第二字线形成区沿第二方向延伸，
所述支撑区沿与所述第二方向相交叉的第一方向位于所述第一字线形成区和所述第二字线形成区之间，以及
所述第一字线形成区和所述第二字线形成区中的每个的沿所述第一方向的宽度比所述支撑区沿所述第二方向的宽度大。
技术方案11.如技术方案9所述的方法，还包括以下步骤：穿通所述第一字线形成区和所述第二字线形成区中的层叠结构而形成与所述衬底的一部分连接的沟道层。
技术方案12.如技术方案9所述的方法，还包括以下步骤：在形成所述导电层之前，在形成有所述凹槽的所得结构之上形成存储层。
技术方案13.如技术方案9所述的方法，其中，通过湿法刻蚀来执行去除所述导电层的一部分。
技术方案14.如技术方案9所述的方法，还包括以下步骤：在去除所述导电层的一部分之后，利用所述导电层作为晶种层来执行选择性沉积工艺。
技术方案15.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和多个导电层；
利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；以及
去除所述多个导电层的部分，使得所述第一字线形成区和所述第二字线形成区中的所述多个导电层保留，而所述支撑区中的所述多个导电层被去除。
技术方案16.如技术方案15所述的方法，其中，所述第一字线形成区和所述第二字线形成区沿第二方向延伸，
所述支撑区沿与所述第二方向相交叉的第一方向位于所述第一字线形成区和所述第二字线形成区之间，以及
所述第一字线形成区和所述第二字线形成区中的每个的沿所述第一方向的宽度比所述支撑区沿所述第二方向的宽度大。
技术方案17.如技术方案15所述的方法，还包括以下步骤：穿通所述第一字线形成区和所述第二字线形成区中的层叠结构而形成与所述衬底的一部分连接的沟道层。
技术方案18.如技术方案17所述的方法，其中，形成所述沟道层的步骤包括以下步骤：
选择性地刻蚀所述层叠结构以形成暴露所述衬底的该部分的沟道孔；以及
利用用于形成所述沟道层的材料来填充所述沟道孔；以及
所述方法还包括以下步骤：在填充所述沟道之前，在所述沟道孔的侧壁上形成存储层。
技术方案19.如技术方案15所述的方法，其中，通过湿法刻蚀来执行去除所述导电层的所述部分。
技术方案20.如技术方案15所述的方法，还包括以下步骤：在去除所述导电层的所述部分之后，利用所述导电层作为晶种层来执行选择性沉积工艺。

Claims (10)

1.一种非易失性存储器件，包括：
衬底，所述衬底包括第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；
第一层叠结构，所述第一层叠结构设置在所述第一字线形成区和所述第二字线形成区中的每个的衬底之上，并且所述第一层叠结构中交替地层叠有多个层间电介质层和多个导电层；
第二层叠结构，所述第二层叠结构设置在所述支撑区的衬底之上，并且所述第二层叠结构中交替地层叠有所述多个层间电介质层和多个空间；
沟道层，所述沟道层设置在所述第一层叠结构中；以及
存储层，所述存储层插入在所述沟道层与所述多个导电层中的每个之间。
2.如权利要求1所述的非易失性存储器件，其中，所述第一字线形成区和所述第二字线形成区沿第二方向延伸，
所述支撑区沿与所述第二方向相交叉的第一方向位于所述第一形成区和所述第二形成区之间，以及
所述第一层叠结构沿所述第一方向的宽度比所述第二层叠结构沿所述第二方向的宽度大。
3.如权利要求1所述的非易失性存储器件，其中，所述多个空间形成在与各个导电层相对应的位置处。
4.如权利要求1所述的非易失性存储器件，其中，所述存储层还插入在所述层间电介质层和所述导电层之间。
5.如权利要求1所述的非易失性存储器件，其中，所述存储层包围所述沟道层的侧表面。
6.如权利要求1所述的非易失性存储器件，其中，所述衬底包括连接部，所述连接部连接所述第一字线形成区的沟道层和所述第二字线形成区的沟道层。
7.如权利要求6所述的非易失性存储器件，其中，所述衬底还包括背栅，所述背栅与所述连接部连接，栅电介质层插入在所述背栅与所述连接部之间。
8.如权利要求1所述的非易失性存储器件，其中，所述沟道层穿通所述第一层叠结构与所述衬底的一部分连接。
9.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成层叠结构，所述层叠结构包括交替层叠的多个层间电介质层和多个牺牲层；
利用掩模图案作为刻蚀阻挡层来刻蚀所述层叠结构到至少穿通最下层的牺牲层的深度，其中，所述掩模图案覆盖第一字线形成区、第二字线形成区、以及插入在所述第一字线形成区与所述第二字线形成区之间的支撑区；
通过去除由刻蚀而暴露出的所述多个牺牲层来形成凹槽；
在形成有所述凹槽的所得结构之上形成导电层；以及
去除所述导电层的一部分，使得所述第一字线形成区和所述第二字线形成区中的凹槽的导电层保留，而所述支撑区中的凹槽的导电层被去除。
10.如权利要求9所述的方法，其中，所述第一字线形成区和所述第二字线形成区沿第二方向延伸，
所述支撑区沿与所述第二方向相交叉的第一方向位于所述第一字线形成区和所述第二字线形成区之间，以及
所述第一字线形成区和所述第二字线形成区中的每个的沿所述第一方向的宽度比所述支撑区沿所述第二方向的宽度大。
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