TWI578494B - 記憶體結構及其製造方法 - Google Patents

Description

記憶體結構及其製造方法

本發明是關於一種半導體結構及其製造方法，特別是關於一種記憶體結構及其製造方法。

在典型的記憶體結構中，串列選擇線(String Select Line,SSL)及接地選擇線(Ground Select Line,GSL)用於串列選擇的開關。因此，這二種選擇線必須具備良好的閘極控制能力。在目前的一種三維記憶體結構中，串列選擇線、字元線(Word Line,WL)及接地選擇線形成在同道堆疊製程，其中串列選擇線及接地選擇線分別位於字元線的上下方。然而，為保持完美的開關性，避免可能的擊穿(punch through)效應，串列選擇線及接地選擇線通常透過比字元線更長的通道長度加強其控制能力。也就是說，於三維結構時，串列選擇線及接地選擇線的層需要比字元線的層來得厚。這樣的結構增加了製程控制上的難度。

本發明提供一種記憶體結構及其製造方法。這種記憶體結構的串列選擇線及接地選擇線，透過幾何結構上帶來的電場增強效應，其具有良好的閘極控制能力。此外，串列選擇線及 接地選擇線並未形成在字元線的堆疊中，字元線圖樣化上亦較為容易。

根據一些實施例，記憶體結構包括一基板、複數堆疊、複數電荷捕捉層、複數通道層及複數閘極結構。堆疊設置於基板上。該些堆疊分別包括交替堆疊的複數導電長條及複數絕緣長條。電荷捕捉層交錯地設置於堆疊每相鄰二者上。通道層分別設置於電荷捕捉層上。閘極結構分別設置於堆疊上並連接通道層。該些閘極結構分別包括一導電結構及一介電結構。導電結構包括一環狀部分。介電結構環繞導電結構的該環狀部分。

根據一些實施例，記憶體結構的製造方法包括下列步驟。首先，在一基板上形成複數堆疊。該些堆疊分別包括交替堆疊的複數導電長條及複數絕緣長條。在堆疊上形成複數電荷捕捉層及複數通道層。電荷捕捉層交錯地形成於堆疊每相鄰二者上。通道層分別形成於電荷捕捉層上。接著，分別在堆疊上形成連接通道層的複數閘極結構。該些閘極結構分別包括一導電結構及一介電結構。導電結構包括一環狀部分。介電結構環繞導電結構的該環狀部分。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧基板

104‧‧‧堆疊

1041‧‧‧第一堆疊

1042‧‧‧第二堆疊

106‧‧‧導電長條

108‧‧‧絕緣長條

110‧‧‧反轉閘極

112‧‧‧氮化矽層

114‧‧‧埋層

116‧‧‧電荷捕捉層

1160‧‧‧電荷捕捉層

118‧‧‧通道層

1180‧‧‧通道層

120‧‧‧第一絕緣材料

122‧‧‧貫穿孔

124‧‧‧第二絕緣材料

1241‧‧‧第一絕緣部

1242‧‧‧第二絕緣部

126‧‧‧溝道

128‧‧‧第三絕緣材料

130‧‧‧導電層

132‧‧‧絕緣層

134‧‧‧孔洞

1341‧‧‧第一組孔洞

1342‧‧‧第二組孔洞

1343‧‧‧第三組孔洞

136‧‧‧介電結構

1360‧‧‧氧化物

138‧‧‧氧化物

140‧‧‧導電材料

142‧‧‧導電結構

144‧‧‧環狀部分

146‧‧‧底部部分

148‧‧‧頂部部分

150‧‧‧切割道

152‧‧‧串列選擇線

154‧‧‧接地選擇線

156‧‧‧層層間介電層

158‧‧‧N型重摻雜層

160‧‧‧接點

G‧‧‧閘極結構

G1‧‧‧第一組閘極結構

G2‧‧‧第二組閘極結構

G3‧‧‧第三組閘極結構

第1A~17B圖為根據本發明實施例的記憶體結構製造方法的各步驟的示意圖。

以下將配合圖式，對於根據本發明實施例的記憶體結構製造方法進行詳細說明。其中，以「A」所指示的剖面圖，其位置在於以「B」所指示的俯視視角示意圖的1-1’線所指示處。以「B」所指示的俯視視角示意圖並非一般的俯視圖，而是為了說明之用，將各元件於俯視時所見的相對位置描繪出來的圖式，圖中的元件可能在高度上具有落差。圖式中係以三維垂直通道NAND型記憶體為例，但本發明並不受限於此，可應用至其他種類的記憶體結構。

請參照第1A~1B圖，在一基板102上形成複數堆疊104。堆疊104分別包括交替堆疊的複數導電長條106及複數絕緣長條108。導電長條106例如是由摻雜多晶矽所形成，絕緣長條108例如是由氧化物所形成。在一實施例中，導電長條106可作為記憶體的字元線。堆疊104還可分別包括反轉閘極(inversion gate)110及用於應力補償的氮化矽(SiN)層112，分別位於交替堆疊的導電長條106及絕緣長條108的下方及上方。如第1B圖所示，堆疊104可分為複數第一堆疊1041及複數第二堆疊1042，彼此交替地形成於基板102上。在一實施例中，如第1A圖所示，基板102上可先形成一埋層(buried layer)114，再將堆疊104形成於埋層114上。埋層114例如是由氧化物所形成。

接著，在堆疊104上形成複數電荷捕捉層116及複數通道層118，其中電荷捕捉層116交錯地形成於堆疊104每相鄰二者上，通道層118分別形成於電荷捕捉層116上。

請參照第2A~2B圖，在基板102及堆疊104上共形地形成一電荷捕捉層1160。電荷捕捉層1160例如是氧化物-氮化物-氧化物(ONO)層等等。電荷捕捉層1160與導電長條106接觸的部分構成記憶體的節點(node)。

請參照第3A~3B圖，在電荷捕捉層1160上共形地形成一通道層1180。通道層1180例如是由摻雜多晶矽所形成。通道層1180例如可形成為約10奈米厚。

請參照第4圖，在通道層1180上形成一第一絕緣材料120。第一絕緣材料120覆蓋堆疊104並填入堆疊104之間的複數溝槽中。第一絕緣材料120例如是氧化物。

請參照第5圖，在第一絕緣材料120中形成複數貫穿孔122，其中貫穿孔122交錯地形成於溝槽中(其位置可參照第6B圖的124)。並且，至少移除貫穿孔122中的通道層1180。在一實施例中，亦一併移除貫穿孔122中的電荷捕捉層1160。如此一來，便形成複數電荷捕捉層116及複數通道層118。

請參照第6A~6B圖，在貫穿孔122中填充一第二絕緣材料124。第二絕緣材料124例如是高品質的氧化物。貫穿孔122中的第二絕緣材料124構成第一絕緣部1241及第二絕緣部1242。對於一個堆疊104而言，多個第一絕緣部1241在其一側分離通道層118及電荷捕捉層116，多個第二絕緣部1242在其另一側分離通道層118及電荷捕捉層116。

請參照第7圖，在第一絕緣材料120及第二絕緣材料124中形成複數溝道126，其中溝道126位在堆疊104上方(其 位置可參照第8B圖的128)。並且，從溝道126移除第一堆疊1041上的通道層118的一部分。請參照第8A~8B圖，在溝道126中填充一第三絕緣材料128。第三絕緣材料128例如是高品質的氧化物。第三絕緣材料128形成的絕緣條位在第一堆疊1041上，如第8B圖所示。

接下來，分別在堆疊104上形成連接通道層118的複數閘極結構G。閘極結構G分別包括一導電結構142(示於第15A圖)及一介電結構136(示於第15A圖)。導電結構142包括一環狀部分144。介電結構136環繞導電結構142的環狀部分144。導電結構142還可包括一底部部分146，連接於環狀部分144的底部，閘極結構G分別透過各自的底部部分146連接通道層118。

請參照第9A~9B圖，在堆疊104上形成一導電層130。導電層130例如是由重摻雜的P型或N型多晶矽所形成，用於在之後形成串列選擇線152及接地選擇線154。請參照第10A~10B圖，在導電層130上形成一絕緣層132。絕緣層132例如是由氧化物所形成。

請參照第11A~11B圖，形成個別用於形成閘極結構G的複數孔洞134。孔洞134例如是藉由蝕刻來形成。孔洞134貫穿絕緣層132及導電層130，並暴露出在堆疊104上的一部分通道層118。孔洞134亦暴露出一部分的導電層130。在一實施例中，如第11B圖所示，孔洞134可分為複數第一組孔洞1341、複數第二組孔洞1342及複數第三組孔洞1343。第一組孔洞1341與第二組孔洞1342彼此交錯地分別形成於第一堆疊1041上。第一組孔洞1341中的孔洞134分別位在第一絕緣部1241之間，第二 組孔洞1342中的孔洞134分別位在第二絕緣部1242之間。第三組孔洞1343對齊第二組孔洞1342地分別形成於第二堆疊1042上。這些孔洞134的位置便是將來形成閘極結構G的位置。

請參照第12圖，使暴露出的通道層118(多晶矽)及導電層130(多晶矽)反應生成氧化物1360、138。這例如可藉由加熱來達成。其中，由導電層130所生成的氧化物1360可構成閘極結構G各自的介電結構136。請參照第13A~13B圖，移除由通道層118所生成的氧化物138。

請參照第14圖，在孔洞134中填入形成一導電材料140。在一實施例中，導電材料140可覆蓋於整體結構之上，如第14圖所示。在一實施例中，導電材料140可填滿孔洞134。在一實施例中，導電材料140較佳地在孔洞134中形成中空結構。導電材料140例如是摻雜多晶矽。

請參照第15A~15B圖，移除多餘的導電材料140。這例如可藉由化學機械研磨(Chemical Mechanical Polishing,CMP)或回蝕刻(etching back)來達成。導電材料140形成於孔洞134的側壁上的部份構成閘極結構G各自的導電結構142的環狀部分144，導電材料140形成於孔洞134的底部上的部份構成閘極結構G各自的導電結構142的底部部分146。導電結構142還可包括頂部部分148，連接於環狀部分144的頂部。在一實施例中，如第15B圖所示，閘極結構G可分為複數第一組閘極結構G1、複數第二組閘極結構G2及複數第三組閘極結構G3。第一組閘極結構G1與第二組閘極結構G2彼此交錯地分別形成於第一堆疊1041上，第三組閘極結構G3對齊第二組閘極結構G2地分別形 成於第二堆疊1042上。

在此，所形成的閘極結構G具有環繞式結構(gate-all around)。由於此種結構具有電場增強效應，因此可達良好的閘極控制能力，進而減少讀寫干擾。此外，相較於一般平面式的閘極結構而言，環繞式結構可具有較長的閘極寬度，在進行抹除處理時可提供更多的閘極引發汲極漏電流(GIDL)，進而提高抹除速度。

請參照第16A~16B圖，切割導電層130，以在第一堆疊1041上形成複數串列選擇線152，並在第二堆疊1042上形成複數接地選擇線154。切割道150如圖所示。第一組閘極結構G1與第二組閘極結構G2用於串列選擇線152，第三組閘極結構G3用於接地選擇線154。

在此，由於串列選擇線152、接地選擇線154及其閘極結構G並非在字元線堆疊104的相關步驟中一起形成，因此可簡化字元線堆疊104的結構，有助於其製程的進行。即使如此，在此所提供的製造方法依然與一般的記憶體結構製造方法相容。

請參照第17A~17B圖，可在結構上再形成一層層間介電層156，對於導電結構142的頂部部分148進行重摻雜而形成N型重摻雜層158，並形成貫穿層間介電層156而連接至N型重摻雜層158的接點160。接點160透過N型重摻雜層158而連結閘極結構G。

以上述方法製造而成的記憶體結構，包括一基板102、複數堆疊104、複數電荷捕捉層116、複數通道層118及複 數閘極結構G。堆疊104設置於基板102上。堆疊104分別包括交替堆疊的複數導電長條106及複數絕緣長條108。在一實施例中，堆疊104包括複數第一堆疊1041及複數第二堆疊1042，彼此交替地設置於基板102上。電荷捕捉層116交錯地設置於堆疊104每相鄰二者上。通道層118分別設置於電荷捕捉層116上。

閘極結構G分別設置於堆疊104上並連接通道層118。閘極結構G分別包括一導電結構142及一介電結構136。導電結構142包括一環狀部分144。介電結構136環繞導電結構142的環狀部分144。導電結構142還可包括一底部部分146，連接於環狀部分144的底部，閘極結構G分別透過各自的底部部分146連接通道層118。在一實施例中，閘極結構G包括複數第一組閘極結構G1、複數第二組閘極結構G2及複數第三組閘極結構G3，第一組閘極結構G1與第二組閘極結構G2彼此交錯地分別設置於第一堆疊1041上，第三組閘極結構G3對齊第二組閘極結構G2地分別設置於第二堆疊1042上。

記憶體結構還可包括複數串列選擇線152及複數接地選擇線154。串列選擇線152分別設置於第一堆疊1041上。接地選擇線154分別設置於第二堆疊1042上。第一組閘極結構G1與第二組閘極結構G2用於串列選擇線152，第三組閘極結構G用於接地選擇線154。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者 為準。

102‧‧‧基板

104‧‧‧堆疊

106‧‧‧導電長條

108‧‧‧絕緣長條

110‧‧‧反轉閘極

112‧‧‧氮化矽層

114‧‧‧埋層

116‧‧‧電荷捕捉層

118‧‧‧通道層

120‧‧‧第一絕緣材料

130‧‧‧導電層

132‧‧‧絕緣層

136‧‧‧介電結構

142‧‧‧導電結構

150‧‧‧切割道

G‧‧‧閘極結構

Claims (8)

1. 一種記憶體結構，包括：一基板；複數堆疊，設置於該基板上，該些堆疊分別包括交替堆疊的複數導電長條及複數絕緣長條，其中該些堆疊包括複數第一堆疊及複數第二堆疊，彼此交替地設置於該基板上；複數電荷捕捉層，交錯地設置於該些堆疊每相鄰二者上；複數通道層，分別設置於該些電荷捕捉層上；複數閘極結構，分別設置於該些堆疊上並連接該些通道層，該些閘極結構分別包括：一導電結構，包括一環狀部分；及一介電結構，環繞該導電結構的該環狀部分複數串列選擇線，分別設置於該些第一堆疊上；以及複數接地選擇線，分別設置於該些第二堆疊上。
2. 如申請專利範圍第1項所述之記憶體結構，其中該導電結構更包括一底部部分，連接於該環狀部分的底部，該些閘極結構分別透過各自的該底部部分連接該些通道層。
3. 如申請專利範圍第1項所述之記憶體結構，其中該些閘極結構包括複數第一組閘極結構、複數第二組閘極結構及複數第三組閘極結構，該些第一組閘極結構與該些第二組閘極結構彼此交錯地分別設置於該些第一堆疊上，用於該些串列選擇線，該些第三組閘極結構對齊該些第二組閘極結構地分別設置於該些第二堆疊上，用於該些接地選擇線。
4. 一種記憶體結構的製造方法，包括： 在一基板上形成複數堆疊，其中該些堆疊分別包括交替堆疊的複數導電長條及複數絕緣長條，其中該些堆疊包括複數第一堆疊及複數第二堆疊，彼此交替地形成於該基板上；在該些堆疊上形成複數電荷捕捉層及複數通道層，其中該些電荷捕捉層交錯地形成於該些堆疊每相鄰二者上，該些通道層分別形成於該些電荷捕捉層上，其中形成該些電荷捕捉層及該些通道層的步驟包括：在該基板及該些堆疊上共形地形成一電荷捕捉層；在該電荷捕捉層上共形地形成一通道層；在該通道層上形成一第一絕緣材料，該第一絕緣材料覆蓋該些堆疊並填入該些堆疊之間的複數溝槽中；在該第一絕緣材料中形成複數貫穿孔，其中該些貫穿孔交錯地形成於該些溝槽中，並至少移除該些貫穿孔中的該通道層，以形成該些電荷捕捉層及該些通道層；在該些貫穿孔中填充一第二絕緣材料；在該第一絕緣材料及該第二絕緣材料中形成複數溝道，其中該些溝道位在該些堆疊上方，並從該些溝道移除該些第一堆疊上的該些通道層的一部分；及在該些溝道中填充一第三絕緣材料；以及分別在該些堆疊上形成連接該些通道層的複數閘極結構，其中該些閘極結構分別包括：一導電結構，包括一環狀部分；及一介電結構，環繞該導電結構的該環狀部分。
5. 如申請專利範圍第4項所述之記憶體結構的製造方法，其中該 導電結構更包括一底部部分，連接於該環狀部分的底部，該些閘極結構分別透過各自的該底部部分連接該些通道層。
6. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中形成該些閘極結構的步驟包括：在該些堆疊上形成一導電層；在該導電層上形成一絕緣層；形成個別用於形成該些閘極結構的複數孔洞，該些孔洞貫穿該絕緣層及該導電層，並暴露出在該些堆疊上的一部分該些通道層，該些孔洞亦暴露出一部分的該導電層；使暴露出的該些通道層及該導電層反應生成氧化物，由該導電層所生成的該氧化物構成該些閘極結構各自的該介電結構；移除由該些通道層所生成的該氧化物；在該些孔洞中填入形成一導電材料，該導電材料在該些孔洞中形成中空結構，該導電材料形成於該些孔洞的側壁上的部份構成該些閘極結構各自的該導電結構的該環狀部分，該導電材料形成於該些孔洞的底部上的部份構成該些閘極結構各自的該導電結構的該底部部分。
7. 如申請專利範圍第6項所述之記憶體結構的製造方法，更包括：切割該導電層，以在該些第一堆疊上形成複數串列選擇線，並在該些第二堆疊上形成複數接地選擇線。
8. 如申請專利範圍第7項所述之記憶體結構的製造方法，其中該些閘極結構包括複數第一組閘極結構、複數第二組閘極結構及複數第三組閘極結構，該些第一組閘極結構與該些第二組閘極結構 彼此交錯地分別形成於該些第一堆疊上，用於該些串列選擇線，該些第三組閘極結構對齊該些第二組閘極結構地分別形成於該些第二堆疊上，用於該些接地選擇線。