CN107591404B - 包括电介质层的半导体器件 - Google Patents
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Abstract
提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
Description
技术领域
本发明构思的实施方式涉及一种包括电介质层的半导体器件以及制造该半导体器件的方法。
背景技术
在半导体器件诸如NAND快闪存储器等的情形下，其集成度可以是确定半导体产品的价格中的一个重要因素。为了提高其集成度，已经提出以三维方案布置的存储单元。然而，随着集成度逐渐提高，设置在不同水平面上的存储单元的分布特性会进一步退化。
发明内容
本发明构思的实施方式提供一种半导体器件以及制造该半导体器件的方法，在该半导体器件中单元分布特性可以改善。
根据本发明构思的一实施方式，一种半导体器件包括堆叠结构以及在堆叠结构内的竖直结构。竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自比值彼此不同的两个电介质层。
根据本发明构思的一实施方式，一种半导体器件包括：交替地堆叠在基板上的导电图案和层间绝缘层。孔穿过导电图案和层间绝缘层。竖直结构设置在该孔中。竖直结构包括下部区域和在下部区域上的上部区域，上部区域具有比下部区域的宽度大的宽度。竖直结构包括半导体层和邻近导电图案的电介质结构。电介质结构包括下部区域中的下部厚度大于上部区域中的上部厚度的层。
根据本发明构思的一实施方式，一种半导体器件包括在基板上的其中形成有开口的堆叠结构。竖直结构在该开口中并包括形成电介质结构的多个层。形成电介质结构的所述多个层的每个具有上部区域和下部区域，下部区域在上部区域和基板之间。对于所述多个层中的第一层的下部区域的厚度与上部区域的厚度的第一比值不同于对于所述多个层中的第二层的下部区域的厚度与上部区域的厚度的第二比值。
注意到，关于一个实施方式描述的本发明构思的方面可以并入在不同的实施方式中，虽然没有关于其特别描述。也就是，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。本发明构思的这些和其它的方面在以下阐述的说明书中被详细地说明。
附图说明
从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解，附图中：
图1是根据本发明构思的示例实施方式的半导体器件的俯视图；
图2是根据本发明构思的示例实施方式的半导体器件的剖视图；
图3是根据本发明构思的示例实施方式的半导体器件的局部放大图；
图4是示出根据本发明构思的示例实施方式的半导体器件的修改的示例的局部放大图；
图5是示出根据本发明构思的示例实施方式的半导体器件的修改的示例的剖视图；
图6是示出根据本发明构思的示例实施方式的半导体器件的修改的示例的剖视图；
图7是示出根据本发明构思的示例实施方式的半导体器件的修改的示例的剖视图；
图8是示出根据本发明构思的示例实施方式的半导体器件的修改的示例的剖视图；
图9A至图9F是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的剖视图；以及
图10A至图10C是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的剖视图。
具体实施方式
在下文，将参照图1至图3描述根据示例实施方式的半导体器件。图1是根据示例实施方式的半导体器件的俯视图，图2是示出沿图1的线I-I’截取的区域的剖视图，图3是示出图2的构成元件的局部放大图。
参照图1、图2和图3，可以提供基板3。基板3可以是由半导体材料诸如硅等形成的半导体基板。基板3可以是单晶半导体基板。然而，本发明构思的示例实施方式不限于此。例如，基板3可以是多晶半导体基板。
堆叠结构ST可以设置在基板3上。堆叠结构ST可以包括层间绝缘层8和导电图案60。导电图案60可以插置在层间绝缘层8之间。层间绝缘层8和导电图案60可以交替地且重复地堆叠在基板3上。
在示例中，导电图案60可以包括选择栅电极57s和57g以及单元栅电极57w。
在选择栅电极57s和57g当中，最下面的选择栅电极57g可以是接地选择栅电极或接地选择线(GSL)，最上面的选择栅电极57s可以是串选择栅电极或串选择线(SSL)。
单元栅电极57w可以设置在最上面的选择栅电极57s和最下面的选择栅电极57g之间。单元栅电极57w可以是存储单元阵列的字线WL1、……、WLn-1和WLn。单元栅电极57w可以彼此间隔开并可以在垂直于基板3的上表面的方向上布置。
层间绝缘层8可以包括在最下面的选择栅电极57g与基板3之间的第一下层间绝缘层5L、在最下面的选择栅电极57g与单元栅电极57w当中的最下面的单元栅电极之间的第二下层间绝缘层5U、在单元栅电极57w之间的中间层间绝缘层6、在单元栅电极57w当中的最上面的单元栅电极与最上面的选择栅电极57s之间的第一上层间绝缘层7L、以及在最上面的选择栅电极57s之上的第二上层间绝缘层7U。第二下层间绝缘层5U可以具有比每个中间层间绝缘层6的厚度大的厚度。
孔15可以穿过堆叠结构ST。竖直结构42可以设置在孔15中。在示例中，竖直结构42可以穿过堆叠结构ST。竖直结构42可以包括具有第一宽度W1的上部区域42U以及具有小于第一宽度W1的第二宽度W2的下部区域42L。
在示例中，竖直结构42的上部区域42U可以邻近单元栅电极57w当中的最上面的单元栅电极WLn(图3)，竖直结构42的下部区域42L可以邻近单元栅电极57w当中的最下面的单元栅电极WL1(图3)。
在示例实施方式中，竖直结构42的上部区域42U和下部区域42L是用于说明相对位置的术语，因此，不限于这些术语。例如，竖直结构42的由图2中的箭头表示的上部区域42U和下部区域42L不限于通过图2中的箭头说明的部分。例如，在竖直结构42中，上部区域42U可以表示与下部区域42L从基板3起的位置相比相对远离基板3的部分。
竖直结构42可以包括半导体层33以及在半导体层33和堆叠结构ST之间的电介质结构30。
电介质结构30可以包括第一电介质层21、第二电介质层24和第三电介质层27。第二电介质层24可以设置在第一电介质层21和第三电介质层27之间。第二电介质层24可以与第一电介质层21和第三电介质层27接触。第一电介质层21可以邻近堆叠结构ST并且第三电介质层27可以邻近半导体层33。
在示例中，电介质结构30可以包括其在下部区域42L中的下部厚度大于在上部区域42U中的上部厚度的层。例如，在电介质结构30的第二电介质层24的情形下，其在下部区域中的下部厚度Tl_2可以大于其在上部区域中的上部厚度Tu_2。
在示例中，竖直结构42可以包括其在下部区域42L中的下部厚度与在上部区域42U中的上部厚度的比值彼此不同的两层。竖直结构42可以包括在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值大于1的层以及在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值小于1的层。例如，其中在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值大于1的层可以是第二电介质层24，并且其中在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值小于1的层可以是第一电介质层21和第三电介质层27中的一个或两者。例如，在电介质结构30的第二电介质层24的情形下，其在下部区域42L中的下部厚度Tl_2可以大于其在上部区域42U中的上部厚度Tu_2，并且在电介质结构30的第一电介质层21和第三电介质层27中的一个或两者的情形下，其在下部区域42L中的下部厚度Tl_1或/和Tl_3可以小于其在上部区域42U中的上部厚度Tu_1或/和Tu_3。因此，第二电介质层24的下部厚度Tl_2与其上部厚度Tu_2的比值可以不同于第一电介质层21和第三电介质层27中的一个或两者的下部厚度Tl_1或/和Tl_3与其上部厚度Tu_1或/和Tu_3的比值。
在示例中，竖直结构42还可以包括芯图案36和提供在芯图案36上的垫39。芯图案36的侧部和底表面可以用半导体层33覆盖。芯图案36可以由绝缘材料例如硅氧化物形成。垫39可以由导电材料例如具有N型导电性的多晶硅形成。
在示例中，半导体图案18可以设置在孔15中。半导体图案18可以设置在竖直结构42下面。半导体图案18可以是使用选择性外延生长(SEG)工艺通过其在基板3上的生长而形成的外延层。半导体图案18可以连接到半导体层33，同时设置在半导体层33下面。
第四电介质层54可以被提供，其可以在插置于导电图案60和层间绝缘层6之间的同时在导电图案60和电介质结构30之间延伸。第四电介质层54可以与第一电介质层21一起配置阻挡电介质部分。可选地，第一电介质层21可以是势垒电介质层，第四电介质层54可以是阻挡电介质层。
第一电介质层21可以由具有比高K电介质材料的能带间隙大的能带间隙的电介质材料例如硅氧化物形成。第四电介质层54可以由高K电介质材料例如铪氧化物或铝氧化物形成。
第二电介质层24可以是信息存储层。第二电介质层24可以是俘获电荷以在其中存储信息的电荷俘获层。第三电介质层27可以是隧道氧化物层。第三电介质层27可以由硅氧化物或基于硅氧化物的电介质材料形成。
根据存储器件的操作条件，可用作信息存储层的第二电介质层24可以由能够俘获并保持通过可用作隧道氧化物层的第三电介质层27从半导体层33注入的电子或者能够从第二电介质层24消除所俘获的电子的材料形成。例如，第二电介质层24可以由硅氮化物形成。然而，本发明构思的示例实施方式不限于此。例如，第二电介质层24可以由硅氮氧化物(SiON)形成。
第一上绝缘层45可以设置在堆叠结构ST和竖直结构42上。第一上绝缘层45可以由绝缘材料诸如硅氧化物等形成。
分隔图案78可以设置在基板3上。分隔图案78可以穿过第一上绝缘层45和堆叠结构ST。在示例中，分隔图案78可以由导电材料形成。绝缘间隔物72可以设置在堆叠结构ST和分隔图案78之间。
杂质区75可以设置在基板3中，在分隔图案78下面。杂质区75可以具有与邻近杂质区75的基板3的导电类型不同的导电类型。例如，杂质区75可以具有N型导电性，而基板3可以在其邻近杂质区75的区域中具有P型导电性。
在示例中，杂质区75和垫39可以具有相同的导电类型。例如，杂质区75和垫39可以具有N型导电性。垫39可以是漏极区并且杂质区75可以是源极区。
在示例中，在竖直结构42的情形下，多个竖直结构42可以被提供，并可以设置在分隔图案78的两侧。
第二上绝缘层81可以设置在第一上绝缘层45和分隔图案78上。接触插塞84可以被提供，其可以在穿过第一上绝缘层45和第二上绝缘层81的同时电连接到竖直结构42的垫39。电连接到接触插塞84的位线87可以设置在第二上绝缘层81上。
根据示例实施方式，在垂直于基板3的上表面的方向上布置在基板3上的单元栅电极57w可以是字线WL1、...、WLn-1和WLn，在垂直于基板3的上表面的方向上延伸的竖直结构42可以包括可用作单元晶体管的沟道的半导体层33以及电介质结构30，电介质结构30包括俘获电荷以在其中存储信息的电荷俘获层。构成元件可以被组合以构成NAND快闪存储器件。
根据示例实施方式，竖直结构42的与字线WL1、……、WLn-1和WLn(见图3)当中的最上面的字线WLn相邻的上部区域42U的上宽度W1(图3)可以大于竖直结构42的与字线WL1、……、WLn-1和WLn(见图3)当中的最下面的字线WL1相邻的下部区域42L的下宽度W2。此外，电介质结构30可以包括其上部区域与下部区域的厚度比彼此不同的至少两个电介质层。例如，竖直结构42的电介质结构30可以包括其在下部区域42L中的下部厚度与在上部区域42U中的上部厚度的比值彼此不同的两个电介质层。
由于电介质结构30的电介质层中的一个(例如第二电介质层24)以与另一层(例如第一电介质层21)的厚度比不同的厚度比形成，所以可以改善三维存储单元阵列的单元分布特性，该三维存储单元阵列包括其上部宽度和下部宽度不同的竖直结构42以及在垂直于基板3的上表面的方向上布置的字线WL1、……、WLn-1和WLn。
根据示例实施方式，竖直结构42的电介质结构30可以包括多个层，并且所述多个层中的任一个可以在下部区域42L中具有比在上部区域42U中的上部厚度大的下部厚度。如图3所示，其中下部区域42L中的下部厚度大于上部区域42U中的上部厚度的示例层可以是电介质结构30的第二电介质层24，但是不限于此。下面将参照图4描述电介质结构30的修改示例。图4是示出图3的电介质结构30的修改示例的视图。
参照图1、图2和图4，电介质结构30’可以包括邻近堆叠结构ST的第一电介质层21’、邻近半导体层33的第三电介质层27’以及在第一电介质层21’和第三电介质层27’之间的第二电介质层24’。
在电介质结构30’的第一电介质层21’的情形下，其在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值可以大于1，并且在电介质结构30’的第二电介质层24’和第三电介质层27’中的一个或两者的情形下，其在下部区域42L中的下部厚度与其在上部区域42U中的上部厚度的比值可以小于1。因此，第一电介质层21’可以在下部区域42L中具有比上部区域42U中的上部厚度Tu_1’大的下部厚度Tl_1’，并且第二电介质层24’和第三电介质层27’中的一个或两者可以在下部区域42L中具有比上部区域42U中的上部厚度Tu_2’或/和Tu_3'小的下部厚度Tl_2’或/和Tl_3'。
根据示例实施方式，基板3之上的导电图案60、竖直结构42、位线87和杂质区75可以构成存储单元阵列区域。电连接到存储单元阵列区域的外围电路区可以设置在存储单元阵列区域下面。例如，如图5所示，外围电路区PC可以设置在基部区域103和基板3之间。基部区域103可以是半导体基板。外围电路区PC可以被基部区域103和基板3之间的下绝缘层110覆盖。
根据示例实施方式，竖直结构42可以提供为多个竖直结构并且所述多个竖直结构可以彼此间隔开，但是不限于此。下面将参照图6和图7描述包括彼此连接的多个竖直结构242的半导体器件的示例。图6是示出根据示例实施方式的半导体器件的修改示例的剖视图，图7是示出图6的构成元件的局部放大图。
参照图6和图7，绝缘层202可以设置在基板201上。第一背栅(backgate)电极层203a和第二背栅电极层203b可以顺序地设置在绝缘层202上。
彼此间隔开的堆叠结构ST’可以设置在第二背栅电极层203b上。堆叠结构ST’可以包括交替地堆叠在彼此之上的层间绝缘层208和导电图案260。层间绝缘层208可以包括下层间绝缘层206和在下层间绝缘层206上的上层间绝缘层207。上层间绝缘层207可以具有比每个下层间绝缘层206的厚度大的厚度。导电图案260可以插置在层间绝缘层208之间。
导电图案260当中的最上面的导电图案257s可以是栅电极。导电图案260当中的在最上面的导电图案257s下面的导电图案257w可以是单元栅电极或字线。
第一上绝缘层245和第二上绝缘层281可以顺序堆叠在堆叠结构ST’上。
穿过第一上绝缘层245和堆叠结构ST’的分隔图案274可以被提供。分隔图案274可以由绝缘材料诸如硅氧化物等形成。
穿过堆叠结构ST’的竖直结构242可以被提供。竖直结构242可以包括彼此相对且使分隔图案274在其间的第一竖直结构242_1和第二竖直结构242_2。
第一竖直结构242_1和第二竖直结构242_2可以经由在水平方向上从第一竖直结构242_1和第二竖直结构242_2的下部分延伸的连接部分243而彼此连接。连接部分243可以嵌入在第一背栅电极层203a和第二背栅电极层203b中，并可以使第一竖直结构242_1的下部区域和第二竖直结构242_2的下部区域彼此连接。
第一竖直结构242_1和第二竖直结构242_2以及连接部分243可以包括芯图案236、半导体层233、电介质结构230和垫239。
在第一竖直结构242_1和第二竖直结构242_2以及连接部分243的情形下，芯图案236可以穿过堆叠结构ST’并可以在堆叠结构ST’和分隔图案274下面彼此连接。垫239可以在设置在第一竖直结构242_1和第二竖直结构242_2的上部区域中的同时连接到半导体层233。垫239可以由具有N型导电性的多晶硅形成。
位线287可以设置在第二上绝缘层281上。位线接触插塞286可以设置在位线287和第一竖直结构242_1之间。源极线278可以设置在第一上绝缘层245上。源极接触插塞277可以设置在源极线278和第二竖直结构242_2之间。
在示例中，单元栅电极257w可以包括布置在竖直方向上的n条字线WL1、……、WLn-1和WLn。
在示例中，第一竖直结构242_1和第二竖直结构242_2的电介质结构230可以分别对应于图3中示出的第一电介质层21、第二电介质层24和第三电介质层27，并可以包括延伸到连接部分243的第一电介质层221、第二电介质层224和第三电介质层227。第一至第三电介质层221、224和227的厚度和材料可以与第一至第三电介质层21、24和27(见图3)的厚度和材料基本上相同，因此，将省略其详细描述。例如，在第二电介质层224的情形下，以与图3的第二电介质层24相同的方式，其在上部区域中的上部厚度可以小于其在下部区域中的下部厚度。此外，第二电介质层224可以延伸到连接部分243中，并且第二电介质层224在连接部分243中的厚度可以大于第二电介质层224在上部区域中的上部厚度。以与其类似的方式，例如以与以上参照图3描述的第一电介质层21相同的方式，第一电介质层221在上部区域中的上部厚度可以大于其在下部区域中的下部厚度。此外，第一电介质层221可以延伸到连接部分243中，并且第一电介质层221在连接部分243中的厚度可以小于第一电介质层221在上部区域中的上部厚度。
电介质结构230可以如图8所示地修改。例如，如图8所示的修改的电介质结构230’可以包括分别与图4中示出的第一电介质层21’、第二电介质层24’和第三电介质层27’相对应并延伸到连接部分243的第一电介质层221’、第二电介质层224’和第三电介质层227’。第一至第三电介质层221’、224'和227’的厚度和材料可以与第一至第三电介质层21’、24'和27'(见图4)的厚度和材料基本上相同，因此，将省略其详细描述。
接着，将在下面参照图9A至图9F描述制造如以上参照图1至图3描述的半导体器件的方法的示例。图9A至图9F是沿图1的线I-I'截取的剖视图。
参照图1和图9A，可以提供基板3。基板3可以是半导体基板。基板3可以是单晶硅基板或多晶硅基板。
层间绝缘层8和牺牲层13可以形成为交替地且重复地堆叠在基板3上。层间绝缘层8可以由相对于牺牲层13具有蚀刻选择性的材料形成。例如，层间绝缘层8可以由硅氧化物形成，牺牲层13可以由硅氮化物形成。
层间绝缘层8可以包括第一下层间绝缘层5L、在第一下层间绝缘层5L上的第二下层间绝缘层5U、在第二下层间绝缘层5U上的多个中间层间绝缘层6、在中间层间绝缘层6上的第一上层间绝缘层7L以及在第一上层间绝缘层7L上的第二上层间绝缘层7U。
在示例中，第二下层间绝缘层5U可以具有比每个中间层间绝缘层6的厚度大的厚度。第二上层间绝缘层7U可以具有比每个中间层间绝缘层6的厚度大的厚度。
牺牲层13可以具有基本上相同的厚度。牺牲层13可以包括在第一下层间绝缘层5L和第二下层间绝缘层5U之间的下牺牲层10、在第一上层间绝缘层7L和第二上层间绝缘层7U之间的上牺牲层12、以及在下牺牲层10和上牺牲层12之间的中间牺牲层11。
可以形成穿过层间绝缘层8和牺牲层13的孔15。孔15可以被提供为多个孔，并可以允许基板3被暴露。
孔15可以在穿过层间绝缘层8和牺牲层13的同时延伸到基板3中。孔15的上宽度可以大于其下宽度。
在示例中，半导体图案18可以使用SEG工艺形成在孔15的下部区域中。半导体图案18可以是硅外延层。
在示例中，半导体图案18的上表面的水平面可以高于第二下层间绝缘层5U的下表面的水平面并可以低于第二下层间绝缘层5U的上表面的水平面。
第一电介质层21可以形成在包括孔15和半导体图案18的基板3上。第一电介质层21可以由绝缘材料诸如硅氧化物等形成。
在示例中，第一电介质层21可以具有远离基板3而增大的厚度。第一电介质层21可以具有在从其上部分朝向下部分的方向上减小的厚度。
第二初始电介质层23可以形成在第一电介质层21上。第二初始电介质层23可以具有在从其上部分朝向下部分的方向上减小的厚度。第二初始电介质层23可以由能够俘获电荷的单一材料诸如例如硅氮化物(SiN)或硅氮氧化物(SiON)形成。
参照图1和图9B，第二初始电介质层23(见图9A)可以被氧化以形成牺牲绝缘层25，并且可以形成具有与第二初始电介质层23(图9A)的厚度相比已经相对地减小的厚度的第二电介质层24。第二初始电介质层23(见图9A)的氧化可以使用自由基氧化工艺或等离子体氧化工艺进行。
第二电介质层24的上部厚度/下部厚度的比值可以不同于第二初始电介质层23(见图9A)的上部厚度/下部厚度的比值。例如，第二初始电介质层23(图9A)可以具有在从其上部分朝向下部分的方向上减小的厚度，并且第二电介质层24可以具有在从其上部分朝向下部分的方向上增大的厚度。如图3所示，第二电介质层24可以在下部区域中具有大于上部区域中的上部厚度Tu_2(图3)的下部厚度Tl_2(图3)。牺牲绝缘层25可以具有在从其上部分朝向下部分的方向上减小的厚度。
参照图1和图9C，可以进行蚀刻工艺以选择性地去除牺牲绝缘层25。例如，当第二电介质层24由硅氮化物形成并且牺牲绝缘层25由硅氧化物形成时，牺牲绝缘层25可以经由使用稀释的氢氟酸溶液的湿法蚀刻工艺被选择性地去除。
参照图1和图9D，第三电介质层27可以形成在第二电介质层24上。第三电介质层27可以是隧道氧化物层。第一至第三电介质层21、24和27可以被各向异性地蚀刻以允许半导体图案18暴露。随后，可以形成半导体层33。半导体层33可以由硅形成。半导体层33可以连接到半导体图案18。
部分地填充孔15的芯图案36可以形成在半导体层33之上，填充孔15的剩余部分并覆盖半导体层33的垫层可以形成，并且垫39可以通过对该垫层进行平坦化工艺以允许第二上层间绝缘层7U暴露而形成。
第一至第三电介质层21、24和27可以包括电介质结构30。垫39、半导体层33、芯图案36和电介质结构30可以包括竖直结构42。竖直结构42可以在上部区域中具有比下部区域中的下部宽度大的上部宽度。
参照图1和图9E，可以形成覆盖竖直结构42和第二上层间绝缘层7U的第一上绝缘层45。可以形成穿过第一上绝缘层45、层间绝缘层8和牺牲层13的隔离沟槽54。随后，空的空间51可以通过选择性地去除由隔离沟槽54暴露的牺牲层13而形成。
参照图1和图9F，第四电介质层54和导电图案60可以形成在空的空间51中。形成第四电介质层54和导电图案60可以包括在基板3的具有空的空间51的上部分中顺序地形成电介质层和导电材料层以及回蚀刻该导电材料层。在示例中，电介质层也可以在回蚀刻导电材料层时被蚀刻。
第四电介质层54可以由高k电介质例如铪氧化物或铝氧化物形成。导电图案60可以由金属氮化物例如TiN等和/或金属例如钨(W)等形成。导电图案60可以包括如图1至图3中示出的选择栅电极57s和57g以及单元栅电极57w。
绝缘间隔物72可以形成在隔离沟槽54(见图9E)的侧壁上。杂质区75可以使用离子注入工艺形成在基板3的与隔离沟槽54(见图9E)的下部分对应的部分中。杂质区75可以由N型导电材料形成。
填充隔离沟槽54(图9E)的分隔图案78可以形成。分隔图案78可以由导电材料形成，例如金属氮化物、金属硅化物和金属中的任一种或其组合。
参照图1至图3，第二上绝缘层81可以形成在第一上绝缘层45和分隔图案78上。第二上绝缘层81可以由绝缘材料诸如硅氧化物等形成。接触插塞84可以被提供，其可以在穿过第一上绝缘层45和第二上绝缘层81的同时电连接到竖直结构42的垫39。接触插塞84可以由金属硅化物、金属氮化物和/或金属形成。电连接到接触插塞84的位线87可以设置在第二上绝缘层81上。位线87可以由导电材料例如金属氮化物(诸如TiN等)和/或金属(例如钨(W)等)形成。
因而，可以提供制造包括电介质结构30的半导体器件的方法。电介质结构30的第一至第三电介质层21、24和27的厚度可以参照图3的例示中的那些，并在以上参照图1至图3描述。
根据示例实施方式的半导体器件中包括的电介质结构不限于以上参照图3描述的电介质结构30，而是半导体器件可以包括以上参照图4描述的修改的电介质结构30’。因此，下面将参照图10A至图10C描述制造包括如上所述的修改的电介质结构30’(见图4)的半导体器件的方法的示例。
参照图10A，如以上参照图9A描述的，层间绝缘层8和牺牲层13可以交替地且重复地形成在基板3上，孔15可以形成为穿过层间绝缘层8和牺牲层13，并且半导体图案18可以形成在孔15的下部区域中。
第一初始电介质层20可以形成在包括孔15和半导体图案18的基板3的上部分中。第一初始电介质层20可以由硅氧化物形成。第一初始电介质层20可以具有在从其上部分朝向下部分的方向上减小的厚度。
参照图10B，第一初始电介质层20(见图10A)可以被氮化以形成牺牲绝缘层22，并且可以形成具有与第一初始电介质层20(图10A)的厚度相比已经相对地减小的厚度的第一电介质层21’。
第一电介质层21’可以在下部区域中具有比上部区域中的上部厚度Tu_1’(图4)大的下部厚度Tl_1’(图4)，如以上参照图4所述。
参照图10C，牺牲绝缘层22(见图10B)可以使用湿法蚀刻工艺被选择性地去除。因此，第一电介质层21’可以被暴露。随后，第二电介质层24’和第三电介质层27’可以顺序地形成。第二电介质层24’和第三电介质层27’中的一个或两者可以在下部区域中具有比上部区域中的上部厚度小的下部厚度。
接着，可以进行包括以上参照图9D描述的形成竖直结构42的工艺和以上参照图9F描述的形成杂质区75和分隔图案78的工艺的工艺。
第一至第三电介质层21’、24’和27’可以包括如图4所示的电介质结构30’。因此，可以提供制造包括电介质结构30’的半导体器件的方法。
根据示例实施方式，可以提供其中单元分布特性可被改善的半导体器件的结构以及其形成方法。
如以上阐述的，根据示例实施方式，可以提供其中单元分布特性可被改善的半导体器件。
以上是参照附图的对本发明构思的实施方式的说明。尽管已经描述了许多实施方式，但是本领域普通技术人员将容易地理解，在实施方式中可以有许多修改，而在实质上没有脱离新颖教导和优点。因此，将理解，以上是对各种实施方式的说明，而不应被解释为限于所公开的特定实施方式。
本申请要求于2016年7月8日在韩国知识产权局提交的韩国专利申请第10-2016-0086937号的优先权的权益，其公开内容通过引用被整体地结合于此。
Claims (18)
1.一种用于三维存储器的半导体器件，包括：
堆叠结构，包括交替堆叠在基板上的导电图案和层间绝缘层；以及
竖直结构，设置在穿过所述堆叠结构的孔中，
其中所述竖直结构包括：
绝缘芯图案；
半导体层，设置在所述绝缘芯图案的侧表面上；以及
电介质结构，在所述半导体层和所述堆叠结构之间，
其中所述电介质结构包括隧道氧化物层、电荷俘获层和阻挡层，
其中所述电荷俘获层设置在所述隧道氧化物层和所述阻挡层之间，其中所述隧道氧化物层在所述电荷俘获层和所述半导体层之间，
其中所述竖直结构包括具有第一宽度的下部区域和具有大于所述第一宽度的第二宽度的上部区域，以及
其中所述隧道氧化物层、所述电荷俘获层和所述阻挡层中的两个层的所述下部区域中的下部厚度与所述上部区域中的上部厚度的各自的比值彼此不同，以及
其中所述电荷俘获层的所述上部区域中的上部厚度小于所述电荷俘获层的所述下部区域中的下部厚度，所述隧道氧化物层和所述阻挡层中的一个或两者的在所述上部区域中的上部厚度大于其在所述下部区域中的下部厚度。
2.根据权利要求1所述的半导体器件，其中所述阻挡层的所述上部区域中的上部厚度大于所述阻挡层的所述下部区域中的下部厚度。
3.根据权利要求1所述的半导体器件，其中所述堆叠结构的所述导电图案包括多个单元栅电极，
所述竖直结构的所述上部区域邻近所述多个单元栅电极当中的最上面的单元栅电极，并且
所述竖直结构的所述下部区域邻近所述多个单元栅电极当中的最下面的单元栅电极。
4.一种用于三维存储器的半导体器件，包括：
基板；
堆叠结构，包括交替地堆叠在所述基板上的导电图案和层间绝缘层；以及
竖直结构，设置在穿过所述堆叠结构的孔中，
其中所述竖直结构包括：
绝缘芯图案；
半导体层，设置在所述绝缘芯图案的侧表面上；
电介质结构，在所述半导体层和所述堆叠结构之间；以及
垫，设置在所述绝缘芯图案上并且连接到所述半导体层，
其中所述电介质结构包括隧道氧化物层、电荷俘获层和阻挡层，
其中所述电荷俘获层设置在所述隧道氧化物层和所述阻挡层之间，其中所述隧道氧化物层在所述电荷俘获层和所述半导体层之间，
其中所述竖直结构包括下部区域和在所述下部区域上的上部区域，所述上部区域具有比所述下部区域的宽度大的宽度，
其中所述堆叠结构的所述导电图案包括多条字线，
其中所述竖直结构的所述上部区域与所述多条字线当中的最上面的字线相邻，
其中所述竖直结构的所述下部区域与所述多条字线当中的最下面的字线相邻，
其中所述电荷俘获层和所述阻挡层的所述下部区域中的下部厚度与所述上部区域中的上部厚度的各自的比值彼此不同，以及
其中所述电荷俘获层和所述阻挡层中的一个在所述下部区域中具有比在所述上部区域中的上部厚度大的下部厚度，并且所述电荷俘获层和所述阻挡层中的另一个在所述下部区域中具有比在所述上部区域中的上部厚度小的下部厚度。
5.根据权利要求4所述的半导体器件，其中所述电荷俘获层的所述上部区域中的上部厚度小于所述电荷俘获层的所述下部区域中的下部厚度，以及
其中所述阻挡层的所述上部区域中的上部厚度大于所述阻挡层的所述下部区域中的下部厚度。
6.根据权利要求4所述的半导体器件，其中所述隧道氧化物层的所述上部区域中的上部厚度大于所述隧道氧化物层的所述下部区域中的下部厚度，以及
其中所述隧道氧化物层接触所述电荷俘获层和所述半导体层。
7.根据权利要求4所述的半导体器件，其中所述电荷俘获层的所述上部区域中的上部厚度大于所述电荷俘获层的所述下部区域中的下部厚度，以及
其中所述阻挡层的所述上部区域中的上部厚度小于所述阻挡层的所述下部区域中的下部厚度。
8.根据权利要求4所述的半导体器件，其中所述隧道氧化物层的所述上部区域中的上部厚度不同于所述隧道氧化物层的所述下部区域中的下部厚度。
9.根据权利要求4所述的半导体器件，还包括设置在所述孔中在所述竖直结构和所述基板之间的半导体图案，
其中所述半导体图案的一侧面对所述导电图案当中的最下面的导电图案的一侧，并且
所述半导体图案连接到所述半导体层。
10.根据权利要求4所述的半导体器件，其中所述芯图案的侧部和底表面被所述半导体层覆盖。
11.根据权利要求4所述的半导体器件，还包括电连接到所述垫的位线。
12.根据权利要求4所述的半导体器件，还包括：
在所述基板下面的基部区域；以及
在所述基部区域和所述基板之间的外围电路。
13.根据权利要求4所述的半导体器件，其中所述竖直结构还包括在水平方向上从所述竖直结构的下部分延伸的连接部分，
所述电介质结构延伸到所述连接部分中，并且
所述电荷俘获层和所述阻挡层中的在所述下部区域中的下部厚度大于在所述上部区域中的上部厚度的所述一个在所述连接部分中具有比在所述上部区域中的所述上部厚度大的厚度。
14.一种用于三维存储器的半导体器件，包括：
基板；
堆叠结构，包括交替堆叠在所述基板上的导电图案和层间绝缘层并具有形成在其中的开口；和
竖直结构，在所述开口中，
其中所述竖直结构包括：
绝缘芯图案；
半导体层，设置在所述绝缘芯图案的侧表面上；以及
电介质结构，在所述半导体层和所述堆叠结构之间，
其中所述电介质结构包括隧道氧化物层、电荷俘获层和阻挡层，所述电荷俘获层设置在所述隧道氧化物层和所述阻挡层之间；
其中所述电介质结构的每个层具有上部区域和下部区域，所述下部区域在所述上部区域和所述基板之间，
其中所述堆叠结构的所述导电图案包括多条字线，
其中所述竖直结构的所述上部区域与所述多条字线当中的最上面的字线相邻，
其中所述竖直结构的所述下部区域与所述多条字线当中的最下面的字线相邻，
其中对于所述电荷俘获层和所述阻挡层中的第一层的所述下部区域的厚度与所述上部区域的厚度的第一比值不同于对于所述电荷俘获层和所述阻挡层中的第二层的所述下部区域的厚度与所述上部区域的厚度的第二比值，以及
其中所述第一比值小于一，所述第二比值大于一。
15.根据权利要求14所述的半导体器件，其中所述隧道氧化物层的所述上部区域中的上部厚度大于所述隧道氧化物层的所述下部区域中的下部厚度。
16.根据权利要求14所述的半导体器件，
其中所述第一层是所述阻挡层，以及
其中所述第二层是所述电荷俘获层。
17.根据权利要求14所述的半导体器件，其中
其中所述第一层是所述电荷俘获层，以及
其中所述第二层是所述阻挡层。
18.根据权利要求14所述的半导体器件，还包括：
半导体图案，在所述竖直结构和所述基板之间并与所述半导体层接触。
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