JP2015177118A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】電極層の信頼性が高い半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、ボロン及びシリコンを含む複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、前記積層体を貫通して前記積層体の積層方向に延びたチャネルボディと、前記チャネルボディと、それぞれの前記電極層との間に設けられたメモリ膜と、を備えている。前記メモリ膜は、前記チャネルボディ側から順に設けられたトンネル膜と、電荷蓄積膜と、ブロック膜とを有する。前記ブロック膜は、シリコン窒化膜と、前記シリコン窒化膜と前記電極層との間に設けられ、前記電極層に接する第１のシリコン酸化膜とを有する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

メモリセルにおけるコントロールゲートとして機能する電極層を絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。また、そのような３次元メモリデバイスにおいて電極層として不純物を含むシリコン層が提案されているが、その電極層には高い信頼性が求められる。

特開２００９−１４６９５４号公報

本発明の実施形態は、電極層の信頼性が高い半導体記憶装置及びその製造方法を提供する。

実施形態によれば、半導体記憶装置は、ボロン及びシリコンを含む複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、前記積層体を貫通して前記積層体の積層方向に延びたチャネルボディと、前記チャネルボディと、それぞれの前記電極層との間に設けられたメモリ膜と、を備えている。前記メモリ膜は、前記チャネルボディ側から順に設けられたトンネル膜と、電荷蓄積膜と、ブロック膜とを有する。前記ブロック膜は、シリコン窒化膜と、前記シリコン窒化膜と前記電極層との間に設けられ、前記電極層に接する第１のシリコン酸化膜とを有する。

実施形態の半導体記憶装置の模式斜視図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の模式拡大断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の模式斜視図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、電極層ＷＬ間の絶縁層、積層体を複数のブロックに分離する絶縁分離膜などの図示については省略している。

図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。

メモリセルアレイ１は、複数のメモリストリングＭＳを有する。

図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹ−Ｚ面に平行な断面を表す。

メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。

バックゲートＢＧは、基板１０上に絶縁層４５を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物としてボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。

１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。

Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層４３を介して設けられている。

ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物としてボロンを含んでいる。

上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、１層の電極層ＷＬよりも厚い。また、下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。

ソース側選択ゲートＳＧＳ上には、絶縁層を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。

図３（ａ）は、メモリストリングＭＳの柱状部ＣＬの拡大模式断面図である。図３（ａ）は、複数層の電極層ＷＬを含む積層体中の柱状部ＣＬを表す。

柱状部ＣＬは、図８に示すＵ字状のメモリホールＭＨ内に形成される。メモリホールＭＨは、上部選択ゲートＳＧ、複数層の電極層ＷＬ、およびバックゲートＢＧを含む積層体内に形成される。

メモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。

メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック膜３６と電荷蓄積膜３２とトンネル膜３１とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３６、電荷蓄積膜３２、およびトンネル膜３１が設けられている。

チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。

ブロック膜３６は電極層ＷＬに接し、トンネル膜３１はチャネルボディ２０に接し、ブロック膜３６とトンネル膜３１との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。

トンネル膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３１は、絶縁膜であり、例えばシリコン酸化膜である。

ブロック膜３６は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック膜３６は、電極層ＷＬ側から順に設けられたシリコン酸化膜（第１のシリコン酸化膜）３５と、シリコン窒化膜３４と、シリコン酸化膜（第２のシリコン酸化膜）３３とを有する。

シリコン酸化膜３５は電極層ＷＬに接している。電極層ＷＬとシリコン窒化膜３４との間にシリコン酸化膜３５が介在され、シリコン窒化膜３４は電極層ＷＬに接していない。

シリコン酸化膜３５の膜厚は、チャネルボディ２０、トンネル膜３１、電荷蓄積膜３２、シリコン酸化膜３３、およびシリコン窒化膜３４のそれぞれの膜厚よりも薄い。

なお、ブロック膜３６において、シリコン酸化膜３３及びシリコン窒化膜３４はいずれか一方だけでもよい。ただし、シリコン酸化膜３３及びシリコン窒化膜３４の積層膜は、どちらかの単層膜よりも電荷のブロッキング性に優れる。特に、電荷蓄積膜３２側にシリコン酸化膜３３を、電極層ＷＬ側にシリコン窒化膜３４を設けることで高いブロッキング性が得られる。

さらに実施形態によれば、シリコン窒化膜３４と電極層ＷＬとの間に、シリコン酸化膜３５が設けられている。このシリコン酸化膜３５は、後述するように、電極層ＷＬに含まれるボロンの拡散を防止する。

図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。

メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、Ｚ方向に電流が流れる縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。

メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

シリコン窒化膜はシリコン酸化膜よりも電荷のブロッキング性が高い。また、シリコン窒化膜の単層よりもシリコン窒化膜とシリコン酸化膜との積層構造はブロッキング性が高い。特に、シリコン酸化膜を電荷蓄積膜３２側に設け、シリコン窒化膜を電極層ＷＬ側に設けると、ブロッキング性を高くできる。

このようなブロック膜構造において、シリコン窒化膜が電極層ＷＬに接していると、ブロック膜を形成した後の工程での熱処理により電極層ＷＬ中のボロンがシリコン窒化膜に移動しやすい問題があった。電極層ＷＬからシリコン窒化膜へのボロンの移動は、電極層ＷＬの抵抗を上昇させる。さらには、電極層ＷＬに電圧が印加された際に空乏化が生じて信頼性を低下させることが懸念される。

そこで、実施形態によれば、ブロック膜３６におけるシリコン窒化膜３４と、電極層ＷＬとの間に、シリコン酸化膜３５を設けている。このシリコン酸化膜３５は、電極層ＷＬからのボロンの抜けを抑制する。このため、後の熱処理工程での電極層ＷＬの抵抗上昇を抑えることができ、空乏化を抑制し、信頼性を向上できる。

熱処理によって多少は電極層ＷＬからシリコン酸化膜３５にもボロンは吸い込まれる。しかし、シリコン窒化膜に比べてシリコン酸化膜に吸い込まれるボロンの量は少ない。シリコン酸化膜３５は非常に薄く、例えば１ｎｍ以下であるため、シリコン酸化膜３５中における単位体積あたりのボロンの数（ボロン濃度）は、電極層ＷＬ中における単位体積あたりのボロンの数（ボロン濃度）よりも大きくなる。

また、電極層ＷＬの上及び下に積層された絶縁層４０はシリコン酸化層である。このため、電極層ＷＬの上面及び下面もシリコン酸化膜に接しており、電極層ＷＬの上面側や下面側からのボロンの抜けも抑制される。

また、電極層ＷＬはシリコン窒化膜３４には接しておらず、シリコン酸化膜３５に接していることで、Ｚ方向（積層方向）で隣り合う電極層ＷＬ間の電荷移動（リーク電流）も抑制することができる。

また、電極層ＷＬが接する膜がシリコン酸化膜であると、電極層ＷＬがシリコン窒化膜と接する場合よりも電極層ＷＬとシリコン酸化膜との間のバリアハイトが上がり、消去動作時に電極層ＷＬからメモリ膜３０側に抜けるバックトンネル電子や、書き込み動作時に電極層ＷＬからメモリ膜３０側に抜けるバックトンネル正孔を抑制し、信頼性を向上させることができる。

次に、図４〜図９を参照して、実施形態の半導体記憶装置の製造方法について説明する。

図４に示すように、基板１０上に絶縁層４５を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。

バックゲートＢＧ上には、金属酸化膜４２が形成され、その金属酸化膜４２はパターニングされ、選択的に除去される。金属酸化膜４２が除去された部分には、シリコン酸化膜４１が形成される。金属酸化膜４２は、例えば、タンタル酸化膜（ＴａＯ膜）である。

金属酸化膜４２上及びシリコン酸化膜４１上には、絶縁層４０と電極層ＷＬとがそれぞれ交互に複数積層される。電極層ＷＬは、不純物としてボロンを含むシリコン層である。

電極層ＷＬ及び絶縁層４０を含む積層体を形成した後、積層体にスリットを形成する。スリットの下端は金属酸化膜４２に達する。絶縁層４０はシリコン酸化層であり、電極層ＷＬはボロンドープされたシリコン層である。スリットはＲＩＥ（reactive ion etching）法で形成される。このとき、絶縁層４０及び電極層ＷＬに対して異種材料であり、エッチング選択比が高い金属酸化膜４２はエッチングストッパーとして機能する。スリット内には、図５に示すように、絶縁分離膜４６が埋め込まれる。絶縁分離膜４６は、例えばシリコン窒化膜である。

絶縁分離膜４６を形成した後、最上層の電極層ＷＬ上に、図６に示すように、絶縁層４３を形成し、さらに絶縁層４３上に、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる上部選択ゲートＳＧが形成され、さらに上部選択ゲートＳＧ上に絶縁層４４が形成される。

次に、図７に示すように、上記積層体に複数のホール７１を形成する。ホール７１は、図示しないマスクを用いた例えばＲＩＥ法で形成される。

ホール７１の下端は犠牲膜５５に達し、ホール７１のボトムに犠牲膜５５が露出する。１つの犠牲膜５５上には、一対のホール７１が形成される。ホール７１は、金属酸化膜４２が形成された部分を貫通して、犠牲膜５５に達する。

絶縁層４０、４３、４４はシリコン酸化層であり、電極層ＷＬ及び上部選択ゲートＳＧはボロンドープされたシリコン層である。例えば同じエッチング条件で、絶縁層４０、４３、４４、電極層ＷＬ、および上部選択ゲートＳＧが続けてエッチングされる。このとき、シリコン酸化層及びシリコン層に対して異種材料である金属酸化膜４２はエッチングストッパーとして機能する。

金属酸化膜４２の位置で、複数のホール７１のエッチングの進行程度がそろえられ、複数のホール７１の形状や深さを均一にそろえることができる。

ホール７１を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。

犠牲膜５５の除去により、図８に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、１つのＵ字状のメモリホールＭＨが形成される。

メモリホールＭＨを形成した後、ＲＩＥ時にホール内壁に堆積した有機物などの洗浄処理が行われる。例えば、オゾン水、または、硫酸と過酸化水素の混合液などの薬液を使ったウェット処理が行われる。このウェット処理は、メモリホールＭＨの内壁に露出するシリコン層（電極層ＷＬ、上部選択ゲートＳＧ、バックゲートＢＧ）の表面に、図９に示すように、１ｎｍ以下の薄いシリコン酸化膜３５を形成する。したがって、工程を追加することなく、前述したボロンの拡散を抑えるためのシリコン酸化膜３５を形成することができる。

なお、上記薬液処理では、金属酸化膜（例えばＴａＯ膜）４２の表面にはシリコン酸化膜は形成されない。

その後、メモリホールＭＨの内壁に、図３（ａ）及び（ｂ）に示す各膜が順に形成される。すなわち、図３（ａ）に示すように、電極層ＷＬと、シリコン窒化膜３４との間に、シリコン酸化膜３５が介在した構造が得られる。

図３（ｂ）は、メモリストリングＭＳの柱状部ＣＬが、積層体の最下層（例えば絶縁層４０）と、バックゲートＢＧとの間の層を貫通する部分の拡大模式断面図である。

前述したように、ホール形成後の薬液処理によって金属酸化膜４２にはシリコン酸化膜は形成されない。したがって、金属酸化膜４２の側面に接してシリコン窒化膜３４が形成される。

すなわち、バックゲートＢＧと、電極層ＷＬを含む積層体との間におけるシリコン窒化膜３４の側面に金属酸化膜４２が設けられ、さらにその金属酸化膜４２の側面に、シリコン酸化膜（第３のシリコン酸化膜）４１が設けられている。シリコン酸化膜４１の膜厚は、電極層ＷＬの側面に形成されたシリコン酸化膜３５の膜厚よりも厚い。また、シリコン酸化膜４１の膜厚は、ブロック膜３６の膜厚よりも厚い。

ＴａＯ膜などの金属酸化膜は、シリコン酸化膜やシリコン窒化膜に比べて、電荷のブロッキング性が低い。しかしながら、実施形態によれば、金属酸化膜４２の側面に、ブロック膜３６よりも厚いシリコン酸化膜４１が設けられている。このため、バックゲートＢＧと、バックゲートＢＧよりも上方の電荷蓄積膜３２との間の電荷の移動を、シリコン酸化膜４１によって抑制することができる。
また、ＴａＯ膜などの金属酸化膜４２が柱状部ＣＬの周囲でシリコン酸化膜４１よりも内側に形成されていることで、この部分のフリンジ電界が強くなり、チャネル抵抗を下げることができ、オン電流Ｉｏｎが改善する。

メモリホールＭＨ内に、メモリ膜３０、チャネルボディ２０、およびコア絶縁膜５０を形成した後、一対の柱状部ＣＬ間の上部選択ゲートＳＧは、図２に示すように、絶縁分離膜４７によってＹ方向に分離される。

その後、絶縁層４４上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。

メモリストリングの構成はＵ字状に限らず、図１０に示すようにＩ字状であってもよい。図１０には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数層の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。

このようなＩ字状のメモリストリングにおいても、柱状部ＣＬのブロック膜３６におけるシリコン窒化膜３４と、電極層ＷＬとの間に、シリコン酸化膜３５を設けている。このシリコン酸化膜３５は、電極層ＷＬからのボロンの抜けを抑制する。このため、後の熱処理工程での電極層ＷＬの抵抗上昇を抑えることができ、空乏化を抑制し、信頼性を向上できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２０…チャネルボディ、３０…メモリ膜、３１…トンネル膜、３２…電荷蓄積膜、３３…シリコン酸化膜、３４…シリコン窒化膜、３５…シリコン酸化膜、３６…ブロック膜、４１…シリコン酸化膜、４２…金属酸化膜、ＷＬ…電極層

Claims (7)

1. ボロン及びシリコンを含む複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、
   前記積層体を貫通して前記積層体の積層方向に延びたチャネルボディと、
   前記チャネルボディと、それぞれの前記電極層との間に設けられたメモリ膜と、
   を備え、
   前記メモリ膜は、前記チャネルボディ側から順に設けられたトンネル膜と、電荷蓄積膜と、ブロック膜とを有し、
   前記ブロック膜は、シリコン窒化膜と、前記シリコン窒化膜と前記電極層との間に設けられ、前記電極層に接する第１のシリコン酸化膜とを有する半導体記憶装置。
2. 前記第１のシリコン酸化膜の膜厚は、前記シリコン窒化膜の膜厚よりも薄い請求項１記載の半導体記憶装置。
3. 前記ブロック膜は、前記シリコン窒化膜と前記電荷蓄積膜との間に設けられた第２のシリコン酸化膜をさらに有する請求項１または２に記載の半導体記憶装置。
4. 前記第１のシリコン酸化膜の膜厚は、前記第２のシリコン酸化膜の膜厚よりも薄い請求項３記載の半導体記憶装置。
5. 前記積層体の下に下部ゲート層が設けられ、
   前記下部ゲート層と前記積層体との間における前記シリコン窒化膜の側面に金属酸化膜が設けられ、
   前記金属酸化膜の側面に、前記第１のシリコン酸化膜の膜厚よりも厚い膜厚を有する第３のシリコン酸化膜が設けられている請求項１〜４のいずれか１つに記載の半導体記憶装置。
6. 基板上に、ボロン及びシリコンを含む複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体を形成する工程と、
   前記積層体に前記積層体を貫通するホールを形成する工程と、
   前記ホールの側壁に順に、ブロック膜、電荷蓄積膜、およびトンネル膜を形成する工程と、
   前記トンネル膜の側壁にチャネルボディを形成する工程と、
   を備え、
   前記ブロック膜を形成する工程は、
   前記ホールに露出する前記電極層に接するように前記ホールの側壁にシリコン酸化膜を形成する工程と、
   前記シリコン酸化膜の側壁にシリコン窒化膜を形成する工程と、
   を有する半導体記憶装置の製造方法。
7. 前記ホールを形成した後、ウェット処理により前記ホールの側壁に前記シリコン酸化膜を形成する請求項６記載の半導体記憶装置の製造方法。

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