KR20210028248A - 자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법 - Google Patents

자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법 Download PDF

Info

Publication number
KR20210028248A
KR20210028248A KR1020217003754A KR20217003754A KR20210028248A KR 20210028248 A KR20210028248 A KR 20210028248A KR 1020217003754 A KR1020217003754 A KR 1020217003754A KR 20217003754 A KR20217003754 A KR 20217003754A KR 20210028248 A KR20210028248 A KR 20210028248A
Authority
KR
South Korea
Prior art keywords
layer
native oxide
oxide layer
forming
dielectric
Prior art date
Application number
KR1020217003754A
Other languages
English (en)
Other versions
KR102640184B1 (ko
Inventor
치광 왕
레이 진
훙타오 류
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210028248A publication Critical patent/KR20210028248A/ko
Application granted granted Critical
Publication of KR102640184B1 publication Critical patent/KR102640184B1/ko

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H01L27/11524—
    • H01L27/11556—
    • H01L27/1157—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자의 실시예 및 이를 형성하는 방법이 개시된다. 일례에서, 상기 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 유전체 스택이 형성된다. 상기 유전체 스택은 상기 기판 상의 인터리빙된 제1 유전체 층와 제2 유전체 층을 포함한다. 상기 유전체 스택을 통해 수직으로 연장되는 개구부가 형성된다. 상기 개구부의 측벽을 따라 자연 산화물 층이 형성된다. 상기 자연 산화물 층은 상기 제1 유전체 층의 적어도 일부의 자연 산화물을 포함한다. 상기 자연 산화물 층 위에 그리고 상기 개구부의 측벽을 따라, 증착된 산화물 층, 저장 층, 터널링 층, 및 반도체 채널이 차례로 후속하여 형성된다. 상기 유전체 스택의 상기 제1 유전체 층을 도체 층으로 교체함으로써, 인터리빙된 상기 도체 층 및 상기 복수의 제2 유전체 층을 포함하는 메모리 스택이 형성된다.

Description

자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나 메모리 셀의 최소 배선 폭(feature size)이 하한에 가까워짐에 따라 평면 공정 및 제조 기술은 어려워지고 비용이 많이 든다. 결과적으로 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한에 대처할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및, 메모리 어레이와의 사이의 신호를 제어하기 위한 주변 소자를 포함한다.
여기서는 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자 및 이를 형성하는 방법의 실시예를 개시한다.
하나의 예로, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 인터리빙된 복수의 제1 유전체 층과 복수의 제2 유전체 층을 포함하는 유전체 스택(dielectric stack)이 형성된다. 상기 유전체 스택을 통해 수직으로 연장되는 개구부(opening)가 형성된다. 상기 개구부의 측벽을 따라 자연 산화물 층(native oxide layer)이 형성된다. 상기 자연 산화물 층은 상기 제1 유전체 층의 적어도 일부의 자연 산화물을 포함한다. 상기 자연 산화물 층 위에 그리고 개구부의 측벽을 따라, 증착된 산화물 층(deposited oxide layer), 저장 층(storage layer), 터널링 층(tunneling layer), 및 반도체 채널(semiconductor channel)이 차례로 후속하여 형성된다. 상기 유전체 스택의 상기 제1 유전체 층을 도체 층으로 교체함으로써, 인터리빙된 상기 도체 층 및 제2 유전체 층을 포함하는 메모리 스택이 형성된다.
다른 예에서, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 인터리빙된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택이 형성된다. 상기 유전체 스택을 통해 수직으로 연장되는 개구부가 형성된다. 상기 개구부의 측벽을 따라 자연 산화물 층이 형성된다. 상기 자연 산화물 층은 상기 제1 유전체 층 중 적어도 일부의 자연 산화물을 포함한다. 상기 자연 산화물 층 위에 그리고 상기 개구부의 측벽을 따라, 저장 층, 터널링 층, 및 반도체 채널이 차례로 후속하여 형성된다. 상기 유전체 스택의 상기 제1 유전체 층을 도체 층으로 교체함으로써, 인터리빙된 상기 도체 층과 상기 제2 유전체 층을 포함하는 메모리 스택이 형성된다.
또 다른 예에서, 3D 메모리 소자는 기판, 상기 기판 상에 배치되고 인터리빙된 도체 층과 유전체 층을 포함하는 메모리 스택; 및 상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체를 포함한다. 상기 채널 구조체는 상기 인터리빙된 도체 층과 유전체 층에 인접하는 자연 산화물 층을 포함한다.
본 출원에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 실시 및 사용할 수 있도록 하는 역할을 추가로 제공한다.
도 1b는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 1b는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 다른 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 2a ∼ 도 2g는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 3은 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자를 형성하는 예시적인 방법의 흐름도를 나타낸다.
도 4는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자를 형성하는 다른 예시적인 방법의 흐름도를 나타낸다.
본 발명의 실시예는 첨부 도면을 참조하여 설명될 것이다.
구체적인 구성 및 배치가 논의되지만, 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 애플리케이션에 채용될 수 있음은 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있음에 유의해야 한다. 또한, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기재되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 관련 기술 분야의 숙련자의 지식 범위 내일 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용되는 용어 "하나 이상(one or more)"은 적어도 부분적으로 문맥에 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 또한, "∼에 기초하여(based on)"라는 용어는 반드시 배타적인 인자(factor)의 세트를 시사하려는 의도가 아님을 이해할 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에서, "상에(on)", "위에(above 또는 over)"의 의미는, "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 있는 무언가의 "위에"의 의미도 포함하도록, 그리고 "위에(above 또는 over)"가 무언가의 "위에(above 또는 over)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 없는 무언가의 "위에"(즉, 직접 무언가의 상에)의 의미도 포함하도록 최대한 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명을 쉽게 하기 위해 도면에 나타낸 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더하여 사용중이거나 작동중인 기기의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 여기서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판"은 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 상단(top)에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은, 다양한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 비 도전성(electrically non-conductive) 재료로 이루어질 수 있다.
여기에서 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 구조체 또는 상부 구조체의 전체에 걸쳐 확장될 수 있거나 하부 구조체 또는 상부 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 불균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면에, 또는 그 사이의 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에(thereupon), 그 위에(thereabove), 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층(interconnect layer)은 하나 이상의 도체 및 접촉 층(contact layer)(상호연결 라인(interconnect line) 및/또는 비아 콘택트(via contact)가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값의 위 및/또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안에 설정된, 구성요소 또는 프로세스 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 가리킨다. 값의 범위는 제조 공정 또는 공차의 약간의 변동으로 인한 것일 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드(particular technology node)에 기초하여, 용어 "약"은 예를 들어 값의 10∼30%(예: 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기에 사용된 바와 같이, 용어 "3D 메모리 소자"는 횡 방향으로 배향된(laterally-oriented) 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(여기서는 NAND 메모리 스트링과 같은, "메모리 스트링"이라고 함)을 가져 메모리 스트링이 기판에 대해 수직 방향으로 연장되는 반도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면에 명목상 수직을 의미한다.
3D NAND 메모리 소자와 같은, 일부 3D 메모리 소자에서, 메모리 필름은 일반적으로 실리콘 산화물 터널링 층(tunneling layer), 실리콘 질화물 전하 트래핑 층(charge trapping layer) 및 실리콘 산화물 차단 층(blocking layer)을 포함하는 복합 유전체 층(composite dielectric layer)이다. 차단 층은 게이트로부터의 전자 주입을 방지하고, 채널 전계를 조정하며, 전하 손실을 억제하여, 프로그램 속도, 심도 완화(ease depth), 소자의 신뢰성을 향상시킬 수 있다. 차단 층은 일반적으로 산화 알루미늄(Al2O3)과 같은, 실리콘 산화물 또는 고 유전율(high-k) 유전체로 만들어진다.
기존의 3D NAND 메모리 소자에서, 유전체 스택(예: 인터리빙된 실리콘 산화물 층 및 실리콘 질화물 층 포함)을 통해 에칭하여 채널 구멍(channel hole)을 형성한 후, 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자 층 증착(atomic layer deposition, ALD)과 같은, 등각 박막 증착 공정(conformal thin film deposition process)을 사용하여 각각의 채널 구멍의 측벽을 따라 차단 층이 증착된다. 그러나 나중의 게이트 교체 공정에서, 특히 습식 에칭을 사용하여 유전체 스택에서 실리콘 질화물 층을 제거할 때, 에칭액(etchant)은 필연적으로 차단 층의 일부를 에칭하여 차단 층에 손상을 일으키고 3D NAND 메모리 소자의 성능을 저하시킨다.
본 개시에 따른 다양한 실시예는 3D 메모리 소자의 메모리 필름에서 차단 층을, 자연 산화물 층을 사용하는 나중의 게이트 교체 공정 동안의 손상으로부터 보호하기 위한 효과적인 구조 및 방법을 제공한다. 일부 실시예에서, 채널 구멍의 측벽에 접하는 실리콘 질화물 층의 일부는 메모리 필름의 증착 이전에 산화되어 자연 산화물을 형성한다. 자연 산화물 층은 보호 층으로서 작용할 수 있어, 나중의 게이트 교체 공정 동안에 자연 산화물 층이 에칭액에 의해 완전히 에칭되지 않는 한 차단 층이 온전하게 유지될 수 있다. 자연 산화물 층의 두께는 본 개시의 다양한 실시예에 따라, 자연 산화물 층이 차단 층의 일부가될 수 있거나, 자체적으로 차단 층으로서의 역할을할 수 있도록 다양한 범위로 제어될 수 있다.
도 1a는 본 개시의 일부 실시예에 따른, 자연 산화물 층(128)을 구비한 채널 구조체(112A)를 갖는 예시적인 3D 메모리 소자(100)의 단면을 나타낸다. 3D 메모리 소자(100)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(Silicon On Insulator), GOI(Germanium On Insulator)(예: 단결정 실리콘), 또는 기타 적절한 재료를 포함할 수 있는 기판(102). 일부 실시예에서, 기판(102)은 연삭(grinding), 에칭, 화학적 기계적 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합에 의해 얇아진 얇은 기판(thinned substrate)(예: 반도체 층)이다. 유의할 것은 3D 메모리 소자(100)의 구성요소들의 공간적 관계를 추가로 나타내기 위해, 도 1a에는 x 및 y 축이 포함되어 있다는 것이다. 3D 메모리 소자(100)의 기판(102)은 x 방향(즉, 횡 방향)으로 횡으로 연장되는 두 개의 횡 방향 표면(예: 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용된 바와 같이, 하나의 구성요소(예: 계층 또는 장치)가 3D 메모리 소자(예: 3D 메모리 소자(100))의 다른 구성요소(예: 층 또는 소자) "상에(on)", "위에(above)" 또는 "아래에(below)" 있는지는 기판이 y 방향에서 3D 메모리 소자의 가장 낮은 평면에 위치할 때 y 방향(즉, 수직 방향)에서 3D 메모리 소자의 기판(예: 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시의 전반에 걸쳐 적용된다.
3D 메모리 소자(100)는 모놀리식 3D 메모리 소자의 일부일 수 있다. 용어 "모놀리식(monolithic)"은 3D 메모리 소자의 구성요소(예: 주변 소자 및 메모리 어레이 소자)가 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 소자의 경우, 주변 소자 처리 및 메모리 어레 소자의 처리의 컨벌루션(convolution)으로 인해 제조에 추가 제한이 있다. 예를 들어, 메모리 어레이 소자(예: NAND 메모리 스트링)의 제조는 동일한 기판에 형성되어 있거나 형성될 주변 소자와 관련된 열 예산(thermal budget)에 의해 제한된다.
대안으로, 3D 메모리 소자(100)는 비 모놀리식 3D 메모리 소자의 일부일 수 있으며, 구성요소(예: 주변 소자 및 메모리 어레이 소자)는 서로 다른 기판 상에 개별적으로 형성된 다음 예를 들어, 면대면(face-to-face) 방식으로 본딩될 수 있다. 일부 실시예에서, 메모리 어레이 소자 기판(예: 기판(102))은 본딩된 비 모놀리식 3D 메모리 소자의 기판으로 남아 있고, 주변 소자(예: 페이지 버퍼, 디코더 및 래치와 같은 3D 메모리 소자(100)(도시되지 않음)의 작동을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로)는 하이브리드 본딩(hybrid bonding)을 위해 뒤집혀서 메모리 어레이 소자(예: NAND 메모리 스트링)를 향해 아래로 향한다. 일부 실시예에서, 메모리 어레이 소자 기판(예: 기판(102))은 하이브리드 본딩을 위해 뒤집혀서 주변 소자(도시되지 않음)를 향해 아래로 향하므로, 본딩된 비 모놀리식 3D 메모리 소자에서, 메모리가 어레이 소자는 주변 소자 위에 있다.
일부 실시예에서, 3D 메모리 소자(100)는 메모리 셀이 각각 기판(102) 위에 수직으로 연장되는 NAND 메모리 스트링(110)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 메모리 어레이 소자는 각각 유전체 층(106)과 도체 층을 포함하는 복수의 쌍(여기서는 "도체/유전체 층 쌍"으로 지칭됨)을 통해 연장되는 NAND 메모리 스트링(110)을 포함할 수 있다. 적층된(stacked) 도체/유전체 층 쌍은 여기서 "메모리 스택(memory stack)"(104)으로도 지칭된다. 메모리 스택(104)의 도체/유전체 층 쌍의 수(예: 32, 64, 96 또는 128)는 3D 메모리 소자(100)에서의 메모리 셀의 수를 설정할 수 있다. 메모리 스택(104)에서 도체 층(108)과 유전체 층(106)은 수직 방향으로 교번할 수 있다. 다시 말해, 메모리 스택(104)의 상단 및 하단에 있는 것을 제외하고, 각각의 도체 층(108)은 양쪽에서 두 개의 유전체 층(106)에 의해 인접될 수 있고, 각각의 유전체 층(106)은 양쪽에서 두 개의 도체 층(108)에 의해 인접될 수 있다. 도체 층(108)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(106)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 도체 층(108)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 유전체 층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 절연 층(118)은 기판(102)과 메모리 스택(104) 사이에 형성되고 실리콘 산화물과 같은 유전체 재료를 포함한다.
도 1a에 도시된 바와 같이, NAND 메모리 스트링(110)은 메모리 스택(104)을 통해 수직으로 연장되는 채널 구조체(112A)를 포함할 수 있다. 채널 구조체(112A)는 반도체 재료(들)(예: 오른쪽의 확대도에 도시된, 반도체 채널(132)) 및 유전체 재료(들)(예: 오른쪽의 확대도에 도시된, 메모리 필름(120))로 채워진 채널 구멍을 포함할 수 있다. 일부 실시예에서, 반도체 채널(132)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(120)은 터널링 층(126), 저장 층(124)("전하 트랩 층(charge trap layer)"으로도 알려짐) 및 차단 층(130)을 포함하는 복합 층(composite layer)이다. 채널 구조체(112B)의 나머지 공간은 실리콘 산화물과 같은, 유전체 재료를 포함하는 캐핑 층(capping layer)(134)으로 부분적으로 또는 완전히 채워진다. 채널 구조체(112B)는 원통 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캐핑 층(134), 반도체 채널(132), 터널링 층(126), 저장 층(124) 및 차단 층(130)은 중심으로부터 차례로 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링 층(126)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(124)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다.
도 1a에 도시된 바와 같이, 채널 구조체(112A)의 차단 층(130)은 (i) 메모리 스택(104)의 인터리빙된 도체 층(108) 및 유전체 층(106)에 인접한 자연 산화물 층(128), 및 (ii) 자연 산화물 층(128)과 접촉하는 증착된 산화물 층(122)(자연 산화물 층(128)과 저장 층(124) 사이)을 포함하는 복합 층일 수 있다. 일부 실시예에서, 자연 산화물 층(128)은 도체(108)에 의해 교체되는 유전체 층(예: 실리콘 질화물 층)의 일부 및 채널 구조체(112A)의 측벽에 접하는 유전체 층(106)(예: 실리콘 산화물 층의 일부의 자연 산화물을 포함한다. 즉, 채널 구조체(112A)의 자연 산화물 층(128)은 증착된 산화물 층(122)과 함께 차단 층(130)을 형성하기 때문에 저장 층(124)과 접촉하지 않는다.
아래에서 상세히 설명되는 바와 같이, 자연 산화물 층(128)은 열 산화 또는 습식 화학적 산화(예: 오존을 함유하는 화학 물질을 사용함)와 같은, 임의의 적절한 방식으로 형성될 수 있다. 박막 증착 공정을 사용하여 구조체 표면 상에 산화물(예: 실리콘 산화물)을 증착함으로써 형성될 수 있는, 증착된 산화물 층(122)과 비교하여, 자연 산화물 층(128)은 구조체 자신의 산화물이다. 자연 산화물 층(128)과 증착된 산화물 층(122)이 산화 실리콘과 같은, 동일한 산화물 재료를 포함하는 경우, 자연 산화물 층(128)과 증착된 산화물 층(122)을 형성하기 위한 특정 공정에 따라서는, 자연 산화물 층(128)과 증착된 산화물 층(122) 사이의 계면을 식별하기 어려울 수 있음을 이해할 수 있다. 자연 산화물 층(128)이 열 산화에 의해 형성되는 일부 실시예에서, 자연 산화물 층(128)은 증착된 산화물 층(122)보다 더 깔끔한 계면(예: 계면에서 더 적은 단글링 본드(dangling bond))으로, 더 높은 품질(예: 더 높은 밀도 및/또는 더 높은 유전 강도)을 갖는다.
유전체 층(106)이 실리콘 산화물을 포함하고 도체 층(108)으로 교체된 유전체 층이 실리콘 질화물을 포함하는 일부 실시예에서, 자연 산화물 층(128)은 실리콘 산화물을 포함하는데, 이는 유전체 층(106)의 일부와 실리콘 질화물 층의 자연 산화물 모두로부터 유래된 것이다. 산화 공정(예: 질소 원자 및 이온이 자연 산화물에서 제거되는 정도)에 따라, 자연 산화물은 전적으로 실리콘 산화물, 전적으로 실리콘 산질화물, 및 실리콘 산화물과 실리콘 산질화물의 혼합물일 수 있다. 결과적으로, 일부 실시예에서, 자연 산화물 층(128)은 실리콘 산화물 및 실리콘 산질화물 모두를 포함한다. 증착된 산화물 층(122)은 자연 산화물 층(128)과 동일한 산화물 재료 또는 상이한 산화물 재료를 포함할 수 있다. 예를 들어, 증착된 산화물 층(122)은 실리콘 산화물, 실리콘 산질화물, 고 유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, 자연 산화물 층(128)의 두께는 약 0.5nm ∼ 약 5nm, 예컨대 0.5nm ∼ 5nm(예: 0.5nm, 1nm, 1.5nm, 2nm, 2.5nm, 3nm, 3.5nm, 4nm, 4.5nm, 5nm, 이 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이 값들 중 어느 두 값에 의해 정의된 범위)이다. 일부 실시예에서, 자연 산화물 층(128)의 두께는 약 0.5nm ∼ 약 3nm, 예컨대 0.5nm ∼ 3nm이다. 일부 실시예에서, 자연 산화물 층(128)의 두께는 약 1nm, 예컨대 1nm이다. 일부 실시예에서, 결합된 자연 산화물 층(128)의 두께와 증착된 산화물 층(122)의 두께(즉, 차단 층(130)의 두께)는 약 4nm ∼ 약 8nm, 예컨대 4nm ∼ 8nm이다. 따라서, 증착된 산화물 층의 두께는 약 7.5nm 이하일 수 있다.
일부 실시예에서, 메모리 스택(104)의 도체 층(108)(각각 워드 라인의 일부임)은 NAND 메모리 스트링(110)의 메모리 셀의 게이트 도체로서 기능한다. 도체 층(108)은 다수의 NAND 메모리 셀의 다수의 제어 게이트를 포함할 수 있으며, 메모리 스택(104)의 에지에서 끝나는 워드 라인으로서(예: 메모리 스택(104)의 계단 구조로) 횡 방향으로 연장될 수 있다. 일부 실시예에서, NAND 메모리 스트링(110)의 메모리 셀 트랜지스터는 텅스텐으로 만들어진 게이트 도체(즉, 채널 구조(112A)에 접하는 도체 층(108)의 일부), 티타늄/티타늄 질화물(Ti/TiN) 또는 탄탈/탄탈 질화물(Ta/TaN)을 포함하는 접착층(adhesion layer)(도시되지 않음), 고 유전율 유전체 재료로 만들어진 게이트 유전체 층(미도시), 및 폴리실리콘을 포함하는 채널 구조체(112A)를 포함한다.
일부 실시예에서, NAND 메모리 스트링(110)은 NAND 메모리 스트링(110)의 하부 부분(예: 하부 단부(lower end))에 반도체 플러그(114)를 더 포함한다. 여기에서 사용되는 바와 같이, 기판이 3D 메모리 소자(100)의 가장 아래 평면에 위치할 때, 구성요소(예: NAND 메모리 스트링(110))의 "상부 단부(upper end)"는 y 방향으로 기판(102)으로부터 더 멀리 떨어진 단부이고, 구성요소(예: NAND 메모리 스트링(110))의 "하부 단부"는 y 방향으로 기판(102)에 더 가까운 단부이다. 반도체 플러그(114)는 임의의 적절한 방향으로 기판(102)으로부터 에피택셜 성장되는 실리콘과 같은, 반도체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(114)는 기판(102)의 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해, 반도체 플러그(114)는 기판의 재료와 동일한 에피택셜 성장된 반도체 층을 포함할 수 있다. 일부 실시예에서, 반도체 플러그(114)의 일부는 기판(102)의 상단 표면 위에 있고 반도체 채널(132)과 접촉한다. 반도체 플러그(114)는 NAND 메모리 스트링(110)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
일부 실시예에서, NAND 메모리 스트링(110)은 NAND 메모리 스트링(110)의 상부 부분(예: 상부 단부)에 채널 플러그(116)를 더 포함한다. 채널 플러그(116)는 반도체 채널(132)의 상부 단부와 접촉할 수 있다. 채널 플러그(116)는 반도체 재료(예: 폴리실리콘) 또는 전도성 재료(예: 금속)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(116)는 접착층인 Ti/TiN 또는 Ta/TaN 및 도체인 텅스텐으로 채워진 개구부를 포함한다. 3D 메모리 소자(100)를 제조하는 동안 채널 구조체(112A)의 상부 단부를 덮음으로써, 채널 플러그(116)는 실리콘 산화물 및 실리콘 질화물과 같은, 채널 구조체(112A)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지 층(etch stop layer)으로서 기능할 수 있다. 일부 실시예에서, 채널 플러그(116)는 또한 NAND 메모리 스트링(110)의 드레인으로서 기능한다.
도 1b는 본 개시의 일부 실시예에 따른, 자연 산화물 층(128)을 구비한 채널 구조체(112B)를 갖는 다른 예시적인 3D 메모리 소자(101)의 단면을 나타낸다. 전술한 도 1a에서의 3D 메모리 소자(100)와 유사하게, 3D 메모리 소자(101)는 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자의 일례를 나타낸다. 자연 산화물 층(128)과 증착된 산화물 층(122)이 함께 3D 메모리 소자(101)에서 차단 층(130)을 형성하는 전술한 도 1a에서의 3D 메모리 소자(100)와는 달리, 도 1b에서 3D 메모리 소자(101)의 채널 구조체(112B)는 차단 층(130)의 일부로서 증착된 산화물 층을 포함하지 않으므로, 자연 산화물 층(128) 자체가 3D 메모리 소자(101)의 차단 층이 된다. 3D 메모리 소자 100과 101 모두에서 유사한 구조체의 세부 사항(예: 재료, 제조 공정, 기능 등)은 이하에서 반복되지 않을 수 있는 것으로 이해된다.
도 1b에 도시된 바와 같이, NAND 메모리 스트링(111)은 메모리 스택(104)을 통해 수직으로 연장되는 채널 구조체(112B)를 포함할 수 있다. 채널 구조체(112B)는 반도체 재료(들)(예: 오른쪽의 확대도에 도시된, 반도체 채널(132)) 및 유전체 재료(들)(예: 오른쪽의 확대도에 도시된, 메모리 필름(120))로 채워진 채널 구멍을 포함할 수 있다. 일부 실시예에서, 반도체 채널(132)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(120)은 터널링 층(126), 저장 층(124)("전하 트랩 층"으로도 알려짐) 및 차단 층(천연 산화물 층)(128)을 포함하는 복합 층이다. 채널 구조체(112B)의 나머지 공간은 실리콘 산화물과 같은, 유전체 재료를 포함하는 캐핑 층(134)으로 부분적으로 또는 완전히 채워진다. 채널 구조체(112B)는 원통 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캐핑 층(134), 반도체 채널(132), 터널링 층(126), 저장 층(124) 및 차단 층(128)은 중심에서부터 차례로 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링 층(126)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(124)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다.
도 1b에 도시된 바와 같이, 채널 구조체(112B)의 차단 층(128)은 메모리 스택(104)의 인터리빙된 도체 층(108) 및 유전체 층(106)에 인접하고 저장 층(124)과 접촉하는 (메모리 스택(104)과 저장 층(124) 사이의) 자연 산화물 층(128)일 수 있다, 저장 층(124)이 실리콘 질화물 층 또는 실리콘 산질화물 층을 포함하는 일부 실시예에서, 자연 질화물 층(128)은 실리콘 질화물 층 또는 실리콘 산질화물 층과 접촉한다. 유전체 층(106)이 실리콘 산화물을 포함하고 도체 층(108)으로 교체된 유전체 층이 실리콘 질화물을 포함하는 일부 실시예에서, 자연 산화물 층(128)은 실리콘 산화물을 포함하는데, 이는 유전체 층(106)의 일부와 실리콘 질화물 층의 자연 산화물 모두로부터 유래된 것이다. 산화 공정(예: 질소 원자 및 이온이 자연 산화물에서 제거되는 정도)에 따라, 자연 산화물은 전적으로 실리콘 산화물, 전적으로 실리콘 산질화물, 및 실리콘 산화물과 실리콘 산질화물의 혼합물일 수 있다. 결과적으로, 일부 실시예에서, 자연 산화물 층(128)은 실리콘 산화물 및 실리콘 산질화물 모두를 포함한다.
일부 실시예에서, 자연 산화물 층(128)의 두께(즉, 차단 층의 두께)는 약 4nm ∼ 약 8nm, 예컨대 4nm ∼ 8nm(예: 4nm, 4.5nm, 5nm, 5,5nm, 6nm, 6.5nm, 7nm, 7.5nm, 8nm, 이 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이 값들 중 어느 두 값에 의해 정의된 범위)이다. 일부 실시예에서, 채널 구조체(112B)의 차단 층은 자연 산화물 층(128)만을 포함하기 때문에, 채널 구조체(112B)의 자연 산화물 층(128)의 두께는 채널 구조체(112A)의 자연 산화물 층(128)의 두께보다 더 두껍다. 예를 들어, 자연 산화물 층(128)의 두께는 약 5nm ∼ 약 8nm, 예컨대 5nm 내지 8nm이다. 일부 실시예에서, 자연 산화물 층(128)의 두께는 약 6nm, 예컨대 6nm이다.
도 2a ∼ 도 2g는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자를 형성하기 위한 예시적인 제조 공정을 나타낸다. 도 3은 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자를 형성하기 위한 예시적인 방법(300)의 흐름도를 나타낸다. 도 4는 본 개시의 일부 실시예에 따른, 자연 산화물 층을 구비한 채널 구조체를 갖는 3D 메모리 소자를 형성하기 위한 다른 예시적인 방법(400)의 흐름도를 나타낸다. 도 2a ∼ 도 2g 및 도 3 ∼ 도 4에 도시된 3D 메모리 소자(100) 및 3D 메모리 소자(101)를 포함한다. 도 2a ∼ 도 2g 및 도 3 ∼ 도 4를 함께 설명할 것이다. 방법(300) 및 방법(400)에 도시된 작업은 총망라한 것이 아니며, 다른 작업도 도시된 작업 중 임의의 작업 전, 후, 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 작업은 동시에 수행될 수도 있거나, 도 3 ∼ 도 4에 도시된 것과 다른 순서로 수행될 수 도 있다.
도 3을 참조하면, 방법(300)은 기판 상에 유전체 스택을 형성하는 작업(302)에서 시작한다. 유사하게, 도 4를 참조하면, 방법(400)은 기판 상에 유전체 스택을 형성하는 작업(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 유전체 스택은 인터리빙된 제1 유전체 층 및 제2 유전체 층을 포함할 수 있다. 일부 실시예에서, 각각의 제1 유전체 층은 실리콘 질화물을 포함하고, 각각의 제2 유전체 층은 실리콘 산화물을 포함한다.
도 2a를 참조하면, 인터리빙된 제1 유전체 층(208) 및 제2 유전체 층(206)을 포함하는 유전체 스택(204)이 실리콘 기판(202) 상에 형성된다. 일부 실시예에서, 유전체 스택(204)을 형성하기 전에 실리콘 기판(202) 상에, 실리콘 산화물과 같은 유전체 재료를 증착하거나 또는 열 산화함으로써 유전체 스택(204)과 실리콘 기판(202) 사이에 절연 층(212)이 형성된다. 먼저, 제1 유전체 층(208)과 제2 유전체 층(206)이 실리콘 기판(202) 상에 교대로 증착되어 유전체 스택(204)을 형성할 수 있다. 일부 실시예에서, 각각의 제2 유전체 층(206)은 실리콘 산화물의 층을 포함하고, 각각의 제1 유전체 층(208)( "희생 층"이라고도 알려짐)은 실리콘 질화물의 층을 포함한다. 유전체 스택(204)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(300)은 도 3에 나타낸 바와 같이, 작업(304)으로 진행하여, 유전체 스택을 통해 수직으로 연장되는 개구부를 형성한다. 유사하게, 방법(400)은 도 4에 도시된 바와 같이 작업(404)으로 진하여, 유전체 스택을 통해 수직으로 연장되는 개구부를 형성한다.
도 2a에 나타낸 바와 같이, 채널 구멍(210)이 유전체 스택(204)을 통해 수직으로 연장하여 형성된다. 일부 실시예에서, 복수의 채널 구멍(210)이 유전체 스택(204)을 통해 형성되어, 각각의 채널 구멍(210)은 나중의 공정에서 개별 NAND 메모리 스트링을 성장시키기 위한 위치가 된다. 일부 실시예에서, 채널 구멍(210)을 형성하기위한 제조 공정은 습식 에칭 및/또는 깊은 이온 반응성 에칭(deep-ion reactive etching, DRIE)과 같은 건식 에칭을 포함한다. 일부 실시예에서, 채널 구멍(210)은 실리콘 기판(202)의 상단 부분을 통해 더 연장된다. 유전체 스택(204)을 통한 에칭 공정은 실리콘 기판(202)의 상단 표면에서 정지하지 않을 수 있고 실리콘 기판(202)의 일부를 계속 에칭할 수 있다. 일부 실시예에서, 유전체 스택(204)을 통한 에칭 후에 실리콘 기판(202)의 일부를 에칭하기 위해 별도의 에칭 공정이 사용된다.
방법(300)은 도 3에 나타낸 바와 같이, 작업(306)으로 진행하여, 개구부의 하부 부분에 반도체 플러그를 형성한다. 유사하게, 방법(400)은 도 4에 도시된 바와 같이, 작업(406)으로 진행하여, 개구부의 하부 부분에 반도체 플러그를 형성한다. 반도체 플러그는 제1 개구부의 하부 부분에서 기판으로부터 에피택셜 성장될 수 있다. 일부 실시예에서, 반도체 플러그는 에피택셜 성장된 실리콘 플러그이다.
도 2a에 도시된 바와 같이, 실리콘 플러그(214)는 임의의 적절한 방향으로(예: 하단 표면 및/또는 측면 표면으로부터) 실리콘 기판(202)으로부터 에피택셜 성장된 단결정 실리콘으로 채널 구멍(210)의 하부를 충전함으로써 형성될 수 있다. 에피택셜 성장 실리콘 플러그(214)를 위한 제조 공정은 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(liquid-phase epitaxy, LPE), 분자 빔 에피택시(molecular-beam epitaxy, MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 한정되는 것은 아니다.
방법(300)은 도 3에 도시된 바와 같이, 작업(308)으로 진행하여, 개구부의 측벽을 따라 자연 산화물 층을 형성한다. 자연 산화물 층은 제1 유전체 층의 적어도 일부의 자연 산화물을 포함한다. 일부 실시예에서, 자연 산화물 층을 형성하기 위해, 개구부의 측벽에 접하는 제1 유전체 층의 일부가 산화되어 자연 산화물이 된다. 자연 산화물 층은 열 산화 또는 습식 화학적 산화에 의해 형성될 수 있다. 일부 실시예에서, 자연 산화물 층의 두께는 약 0.5nm ∼ 약 5nm, 예컨대 약 1nm이다. 자연 산화물 층은 개구부의 측벽에 접하는 제2 유전체 층의 일부를 포함할 수 있다.
유사하게, 방법(400)은 도 4에 나타낸 바와 같이, 작업(408)으로 진행하여, 개구부의 측벽을 따라 자연 산화물 층을 형성한다. 자연 산화물 층은 제1 유전체 층 중 적어도 일부의 자연 산화물을 포함한다. 일부 실시예에서, 자연 산화물 층을 형성하기 위해, 개구부의 측벽에 접하는 제1 유전체 층의 일부가 산화되어 자연 산화물이된다. 자연 산화물 층은 열 산화 또는 습식 화학적 산화에 의해 형성될 수 있다. 일부 실시예에서, 자연 산화물 층의 두께는 약 4nm ∼ 약 8nm, 예컨대 약 8nm이다. 자연 산화물 층은 개구부의 측벽에 접하는 제2 유전체 층의 일부를 포함할 수 있다.
도 2b에 나타낸 바와 같이, 자연 산화물 층(228)이 채널 구멍(210)의 측벽을 따라 형성된다. 일부 실시예에서, 자연 산화물 층(228)은 채널 구멍(210)의 측벽을 완전히 덮는다. 자연 산화물 층(228)의 두께는 약 0.5nm ∼ 약 5nm, 예컨대 0.5nm ∼ 5nm(예: 0.5nm, 1nm, 1.5nm, 2nm, 2.5nm, 3nm, 3.5nm, 4nm, 4.5nm, 5nm, 이 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이 값들 중 어느 두 값에 의해 정의된 범위)일 수 있다. 일부 실시예에서, 자연 산화물 층(228)의 두께는 약 0.5nm ∼ 약 3nm 사이, 예컨대 0.5nm ∼ 3nm일 수 있다. 일부 실시예에서, 자연 산화물 층(228)의 두께는 약 1nm, 예컨대 1nm이다. 다른 예에서, 자연 산화물 층(228)의 두께는 약 4nm ∼ 약 8nm, 예컨대 4nm ∼ 8nm(예: 4nm, 4.5nm, 5nm, 5.5nm, 6nm, 6.5nm, 7nm, 7.5nm, 8nm, 이 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이 값들 중 어느 두 값에 의해 정의된 범위)일 수 있다. 일부 실시예에서, 자연 산화물 층(228)의 두께는 약 5nm ∼ 약 8nm, 예컨대 5nm ∼ 8nm이다. 일부 실시예에서, 자연 산화물 층(228)의 두께는 약 6nm, 예컨대 6nm이다. 자연 산화물 층(228)의 상이한 두께 범위는, 상세하게 후술하는 바와 같이 예를 들어, 도 2d 및 도 2e에서 상이한 예에서 사용될 수 있다.
자연 산화물 층(228)은 채널 구멍(210)의 측벽(제1 유전체 층(208)의 왼쪽 부분을 포함함)을 산화시켜 전술한 범위의 두께를 갖는 자연 산화물을 형성함으로써 형성될 수 있다. 일부 실시예에서, 채널 구멍(210)의 측벽에 접하는 제1 유전체 층(208) 부분의 자연 산화물은 열 산화 공정에 의해 산화된다. 산화제로서 분자 산소를 사용하는 건식 산화 또는 산화제로서 수증기를 사용하는 습식 산화를 사용하여, 예를 들어 약 850℃ 이하의 온도에서 자연 산화물을 형성할 수 있다. 일부 실시예에서, 열 산화는 약 500℃ ∼ 약 850℃, 예컨대 500℃ ∼ 850℃(예: 500℃, 550℃, 600℃, 650℃, 700℃, 750℃, 800℃, 850℃, 이 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이 값들 중 어느 두 값에 의해 정의된 임의의 범위)에서 수행된다. 일부 실시예에서, 열 산화는 약 700℃, 예컨대 700℃에서 수행된다. 열 산화물이 유전체 스택(204)에서 소비된 실리콘과 주변으로부터 공급되는 산소를 통합하기 때문에, 자연 산화물 층(228)은 유전체 스택(204)의 오른쪽 내로 그리고 유전체 스택(204)의 왼쪽 밖으로 양쪽에서 성장하여, 그 결과 자연 산화물 층 두께의 일부는 채널 구멍(210)의 원래 측벽 표면 위에 있고, 일부는 유전체 스택(204) 내측에 있다. 결과로 생기는 자연 산화물 층의 두께는 열 산화 온도 및/또는 시간에 의해 제어될 수 있다.
일부 실시예에서, 채널 구멍(210)의 측벽에 접하는 제1 유전체 층(208)의 일부의 자연 산화물은 습식 화학적 산화 공정에 의해 산화된다. 오존을 포함하는 습식 화학 물질이 채널 구멍(210)의 측벽에 접하는 제1 유전체 층(208)의 일부를 산화시켜 자연 산화물을 형성하는 데 사용될 수 있다. 일부 실시예에서, 습식 화학 물질은 불화수소산(hydrofluoric acid)과 오존(예: FOM)의 혼합물이다. 예를 들어, 불화수소산은 초순수(ultra-pure water)에서 49%의 농도이다. 결과로 생기는 자연 산화물 층의 두께는 습식 화학적 조성, 온도 및/또는 시간에 의해 제어될 수 있다. 자연 산화물 층(228)은 증기 형태의 물을 생성하기 위해 산소 가스 및 수소 가스를 사용하는 현장 증기 발생(in situ steam generation, ISSG) 공정과 같은 임의의 다른 적절한 공정을 사용하여 형성될 수 있는 것으로 이해된다.
일부 실시예에서, 제1 유전체 층(208)은 실리콘 질화물을 포함하고, 제2 유전체 층(206)은 실리콘 산화물을 포함한다. 제1 유전체 층(208)에서의 실리콘 질화물의 산화는 실리콘 산질화물을 생성할 수 있으며, 이는 실리콘 산화물과 함께 자연 산화물 층(228)에 남아있을 수 있거나, 임의의 적절한 공정을 사용하여 자연 산화물 층(228)으로부터 부분적으로 또는 완전히 제거될 수 있다. 그럼에도 불구하고, 자연 산화물 층(228)은 제2 유전체 층(206)으로부터의 실리콘 산화물 및/또는 제1 유전체 층(208)의 자연 산화물을 포함할 수 있다.
방법(300)은 도 3에 나타낸 바와 같이, 작업(310)으로 진행하여, 차단 층, 저장 층, 터널링 층 및 반도체 채널을 차례로 자연 산화물 층 위에 그리고 개구부의 측벽을 따라 후속하여 형성한다. 일부 실시예에서, 차단 층을 형성하기 위해, 실리콘 산화물 층이 자연 산화물 층 위에 증착된다. 실리콘 산화물 층은 ALD에 의해 증착될 수 있다.
도 2c에 나타낸 바와 같이, 증착된 산화물 층(222)이 자연 산화물 층(228) 위에 형성된다. 일부 실시예에서, 증착된 산화물 층(222)은 유전체 스택(204)의 측벽의 전체 깊이를 따라 자연 산화물 층(228)을 완전히 덮는다(도 2a에 도시됨). 증착된 산화물 층(222) 및 자연 산화물 층(228)을 포함하는 복합 층은 3D 메모리 소자의 차단 층(230)이 될 수 있다. 이 예에서 차단 층(230)은 증착된 산화물 층(222)을 갖는 복합 층이기 때문에, 자연 산화물 층(228)의 두께는 상술한 바와 같이, 예컨대, 약 0.5nm ∼ 약 5nm와 같은 비교적 낮은 범위에 있을 수 있다. 일부 실시예에서, 결합된 자연 산화물 층(228)의 두께와 증착된 산화물 층(222)의 두께(즉, 차단 층(230)의 두께)는 약 4nm ∼ 약 8nm, 예컨대 4nm ∼ 8nm이다. 증착된 산화물 층의 두께는 약 7.5nm 이하일 수 있다. 증착된 산화물 층(222)은 전술한 범위의 두께로, ALD 및 CVD와 같은, 하나 이상의 등각 박막 증착 공정을 사용하여, 실리콘 산화물과 같은, 산화물 재료의 등각 층을 증착함으로써 형성될 수 있다. 일부 실시예에서, 실리콘 산화물 층은 ALD에 의해 증착되어 자연 산화물 층(228) 위에 증착된 산화물 층(222)을 형성한다.
도 2d에 나타낸 바와 같이, 메모리 필름(220)(차단 층(230), 저장 층(224) 및 터널링 층(226) 포함)이 채널 구멍(210)(도 2c에 도시됨)의 측벽을 따라 형성된다. 저장 층(224)(예: 실리콘 질화물 층 또는 실리콘 산질화물 층)과 터널링 층(226)(예: 실리콘 산화물 층)은 차단 층(230)의 증착된 산화물 층(222) 위에, 예컨대 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여, 차례로 후속하여 증착될 수 있다. 일부 실시예에서, 메모리 필름(220)은 채널 구멍(210)의 측벽을 완전히 덮을 수 있다. 도 2d에 나타낸 바와 같이, 반도체 채널(232)은 예컨대, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 메모리 필름(220)의 터널링 층(226) 위에 형성된다. 일부 실시예에서, 반도체 채널(232)은 폴리실리콘을 포함한다. 도 2d에 나타낸 바와 같이, 실리콘 산화물 층과 같은 캐핑 층(234)은 예컨대 CVD, PVD, ALD, 전기 도금, 전해 도금 또는 이들의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 채널 구멍(210)의 나머지 공간을 완전히 또는 부분적으로 채우기 위해 채널 구멍(210)에 형성된다. 따라서 차단 층(230)(자연 산화물 층(228) 및 증착된 산화물 층(222)을 가짐), 저장 층(224), 터널링 층(226), 반도체 채널(232) 및 캐핑 층(234)을 포함하는 채널 구조체(201A)가 도 2d에 도시된 바와 같이 형성된다. 자연 산화물 층(228)은 유전체 스택(204)의 인터리빙된 유전체 층(206)과 유전체 층(208)에 접촉하는 채널 구조체(201A)의 최외각 층일 수 있다.
도 4를 참조하면, 다른 예에서, 방법(400)은 작업(410)으로 진행하여, 도 4에 나타낸 바와 같이, 자연 산화물 층 위에 그리고 개구부의 측벽을 따라 저장 층, 터널링 층 및 반도체 채널을 차례로 후속하여 형성한다. 일부 실시예에서, 저장 층을 형성하기 위해, 실리콘 질화물 층 또는 실리콘 산질화물 층이 자연 산화물 층 위에 증착된다.
도 2e에 나타낸 바와 같이, 자연 산화물 층(228)만으로 차단 층이 된다. 이 예에서 차단 층(230)은 증착된 산화물 층 없이 자연 산화물 층(228)만을 포함하기 때문에, 자연 산화물 층(228)의 두께는 위에서 상세히 설명한 바와 같이 약 4nm ∼ 약 8nm와 같이, 비교적 높은 범위에 있을 수 있다. 메모리 필름(220)(차단 층(228), 저장 층(224) 및 터널링 층(226) 포함)은 채널 구멍(210)(도 2c에 도시 됨)의 측벽을 따라 형성된다. 저장 층(224)(예: 실리콘 질화물 층 또는 실리콘 산질화물 층) 및 터널링 층(226)(예: 실리콘 산화물 층)이 자연 산화물 층(228) 위에, ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 후속하여 차례로 증착될 수 있다. 일부 실시예에서, 실리콘 질화물 층 또는 실리콘 산질화물 층은 저장 층(224)으로서 자연 산화물 층(228) 위에 증착된다. 일부 실시예에서, 메모리 필름(220)은 채널 구멍(210)의 측벽을 완전히 덮을 수 있다.
도 2e에 나타낸 바와 같이, 반도체 채널(232)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 메모리 필름(220)의 터널링 층(226) 위에 형성된다. 일부 실시예에서, 반도체 채널(232)은 폴리실리콘을 포함한다. 도 2e에 나타낸 바와 같이, 실리콘 산화물 층과 같은 캐핑 층(234)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 채널 구멍(210)의 나머지 공간을 완전히 또는 부분적으로 채우기 위해 채널 구멍(210)에 형성된다. 따라서 차단 층(228)(즉, 자연 산화물 층(228)), 저장 층(224), 터널링 층(226), 반도체 채널(232) 및 캐핑 층(234)을 포함하는 채널 구조(201B)가 도 2e에 도시된 바와 같이 형성된다. 자연 산화물 층(228)은 유전체 스택(204)의 인터리빙된 유전체 층(206)과 유전체 층(208), 과 접촉하는 채널 구조(201B)의 최외각 층일 수 있다.
방법(300)은 도 3에 나타낸 바와 같이, 작업(312)으로 진행하여, 게이트 교체에 의해 메모리 스택을 형성한다. 유사하게, 방법(400)은 도 4에 나타낸 바와 같이, 작업(412)으로 진행하여, 게이트 교체에 의해 메모리 스택을 형성한다. 메모리 스택은 인터리빙된 도체 층과 제2 유전체 층을 포함하고, 유전체 스택에서 제1 유전체 층을 도체 층으로 교체함으로써 형성된다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 슬릿 개구부(예: 게이트 라인 슬릿)가 유전체 스택을 통해 형성될 수 있고, 유전체 스택의 제1 유전체 층은 슬릿 개구부를 통해 에칭액을 도포함으로써 식각되어 복수의 횡방향 오목부(lateral recess)를 형성할 수 있고, 도체 층은 횡 방향 오목부에 증착될 수 있다. 일부 실시예에서, 메모리 스택을 형성할 때, 유전체 스택의 제1 유전체 층은 자연 산화물 층에 의해 정지될 때까지 에칭된다.
도 2f에 나타낸 바와 같이, 제1 유전체 층(208)(예: 도 2d 또는 도 2e에 도시된 실리콘 산화물 층)이 예를 들어 습식 에칭에 의해 제거되어, 제2 유전체 층(206)들 사이에 복수의 횡 방향 오목부(236)를 형성한다. 일부 실시예에서, 에칭액(예: 인산)은 슬릿 개구부(미도시)를 통해 도포되어 제2 유전체 층(206)의 실리콘 산화물에 대해 제1 유전체 층(208)의 실리콘 질화물을 선택적으로 에칭한다. 제1 유전체 층(208)의 에칭은 자연 산화물 층에 의해 횡 방향으로 정지되어 채널 구조체(201)의 추가적인 손상을 방지한다. 즉, 자연 산화물 층(228)은 제1 유전체 층(208)의 제거 동안 에칭 정지 층으로서 작용할 수 있다. 제1 유전체 층(208) 매트를 제거하기 위한 에칭액은 여전히 자연 산화물 층(228)을 어느 정도 에칭하는 것으로 이해된다. 하나의 예로, 자연 산화물 층(228)의 두께는 제1 유전체 층(208)의 에칭 후에 감소될 수 있지만, 증착된 산화물 층(222)이 있거나 없는, 결과 3D 메모리 소자에는 여전히 존재한다. 다른 예에서, 자연 산화물 층(228)은 제1 유전체 층(208)의 에칭 후에 완전히 제거될 수 있으며, 증착된 산화물 층(222)만이 결과로 생긴 3D 메모리 소자에서 차단 층으로서 남는다. 임의의 경우에, 자연 산화물 층(228)은 결과로 생긴 3D 메모리 소자에서 차단 층의 두께를 제어하기 위해 사용될 수 있다.
도 2g에 도시된 바와 같이, 도체 층(238)(예: 텅스텐 층)이 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 횡 방향 오목부(236)(도 2f에 도시 됨)를 채우기 위해 증착된다. 따라서, 메모리 스택(240)은 인터리빙된 도체 층(238)과 유전체 층(206)을 구비하여 형성될 수 있다. 도체 층(238)은 채널 구조체(201)의 최외각 층(예: 차단 층의 자연 산화물 층(228))과 접촉할 수 있다. 비록 도 2f ∼ 도 2g에서 채널 구조체(201)가 증착된 산화물 층(222) 및 자연 산화물 층(228)을 포함지만, 일부 실시예에서 채널 구조체(201)는 증착된 산화물 층(222)만을 포함하거나(자연 산화물 층(228)이 게이트 교체 공정 동안 완전히 제거되었으므로), 자연 산화물 층(228) 만(예: 도 2e의 채널 구조(201B)의 예에서와 같이)을 포함하는 것으로 이해된다
본 개시의 일 측면에 따르면, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 유전체 스택이 형성된다. 유전체 스택은 기판 상에 인터리빙된 제1 유전체 층과 제2 유전체 층을 포함한다. 유전체 스택을 통해 수직으로 연장되는 개구부가 형성된다. 개구부의 측벽을 따라 자연 산화물 층이 형성된다. 자연 산화물 층은 제1 유전체 층의 적어도 일부의 자연 산화물을 포함한다. 자연 산화물 층 위에 그리고 개구부의 측벽을 따라, 증착된 산화물 층, 저장 층, 터널링 층, 및 반도체 채널이 차례로 후속하여 형성된다. 유전체 스택의 제1 유전체 층을 도체 층으로 교체함으로써, 인터리빙된 도체 층과 제2 유전체 층을 포함하는 메모리 스택이 형성된다.
일부 실시예에서, 자연 산화물 층을 형성하기 위해, 개구부의 측벽에 접하는 제1 유전체 층의 일부가 산화된다. 일부 실시예에서, 자연 산화물 층은 열 산화에 의해 형성된다. 일부 실시예에 따르면, 열 산화의 온도는 약 850℃ 이하이다. 일부 실시예에서, 자연 산화물 층은 습식 화학적 산화에 의해 형성된다.
일부 실시예에서, 자연 산화물 층은 개구부의 측벽에 접하는 제2 유전체 층의 일부를 포함한다.
일부 실시예에서, 자연 산화물 층의 두께는 약 0.5nm ∼ 약 5nm이다. 자연 산화물 층의 두께는 약 1nm일 수 있다.
일부 실시예에서, 각각의 제1 유전체 층은 실리콘 질화물을 포함하고, 각각의 제2 유전체 층은 실리콘 산화물을 포함한다.
일부 실시예에서, 증착된 산화물 층과 자연 산화물 층은 차단 층을 형성한다. 일부 실시예에서, 증착된 산화물 층은 ALD에 의해 형성된다.
일부 실시예에서, 메모리 스택을 형성하기 위해, 제1 유전체 층은 자연 산화물 층에 의해 정지될 때까지 에칭된다.
일부 실시예에서, 자연 산화물 층을 형성하기 전에, 반도체 플러그가 개구부의 하부에 형성된다.
본 개시의 다른 측면에 따르면, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 인터리빙된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택이 형성된다. 유전체 스택을 통해 수직으로 연장되는 개구부가 형성된다. 개구부의 측벽을 따라 자연 산화물 층이 형성된다. 자연 산화물 층은 제1 유전체 층의 적어도 일부의 자연 산화물을 포함한다. 자연 산화물 층 위에 그리고 개구부의 측벽을 따라 저장 층, 터널링 층, 및 반도체 채널이 차례로 후속하여 형성된다. 유전체 스택의 제1 유전체 층을 복수의 도체 층으로 교체함으로써, 인터리빙된 도체 층과 제2 유전체 층을 포함하는 메모리 스택이 형성된다.
일부 실시예에서, 자연 산화물 층을 형성하기 위해, 개구부의 측벽에 인접한 제1 유전체 층의 일부가 산화되어 자연 산화물이 된다. 일부 실시예에서, 자연 산화물 층은 열 산화에 의해 형성된다. 일부 실시예에 따르면, 열 산화의 온도는 약 850℃ 이하이다. 일부 실시예에서, 자연 산화물 층은 습식 화학적 산화에 의해 형성된다.
일부 실시예에서, 자연 산화물 층은 개구부의 측벽에 접하는 제2 유전체 층의 일부를 포함한다. 일부 실시예에서, 자연 산화물 층의 두께는 약 4nm ∼ 약 8nm이다.
일부 실시예에서, 각각의 제1 유전체 층은 실리콘 질화물을 포함하고, 각각의 제2 유전체 층은 실리콘 산화물을 포함한다.
일부 실시예에서, 저장 층을 형성하기 위해, 자연 산화물 층 위에 실리콘 질화물 층 또는 실리콘 산질화물 층이 증착된다.
일부 실시예에서, 메모리 스택을 형성하기 위해, 제1 유전체 층은 자연 산화물 층에 의해 정지될 때까지 에칭된다.
일부 실시예에서, 자연 산화물 층을 형성하기 전에, 개구부의 하부 부분에 반도체 플러그가 형성된다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 소자는 기판, 상기 기판 상에 배치되고 인터리빙된 도체 층과 유전체 층을 포함하는 메모리 스택; 및 메모리 스택을 통해 수직으로 연장되는 채널 구조체를 포함한다. 채널 구조체는 인터리빙된 도체 층과 유전체 층에 인접하는 자연 산화물 층을 포함한다.
일부 실시예에서, 자연 산화물 층의 두께는 약 0.5nm ∼ 약 5nm이다. 일부 실시예에서, 자연 산화물 층의 두께는 약 1nm이다. 일부 실시예에 따르면, 채널 구조체는 자연 산화물 층과 접촉하는 증착된 산화물 층을 더 포함한다.
일부 실시예에서, 자연 산화물 층의 두께는 약 4nm ∼ 약 8nm이다.
일부 실시예에서, 채널 구조체는 자연 산화물 층과 접촉하는 실리콘 질화물 층 또는 실리콘 산질화물 층을 더 포함한다.
구체적인 실시예에 대한 이상의 설명은 다른 사람이 본 발명이 속하는 기술 분야의 지식을 적용함으로써 과도한 실험 없이, 본 개시의 일반적인 개념을 벗어나지 않으면서, 그러한 구체적인 실시예를 다양한 애플리케이션에 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정이 여기에 제시된 교시 및 안내에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 발명의 실시예는 지정된 기능 및 그 관계의 구현을 나타낸 기능 빌딩 블록의 도움으로 위에서 설명되었다. 여기에서는 설명의 편의를 위해 이러한 기능 빌딩 블록의 경계를 임의로 정의하였다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대안적인 경계가 정의될 수 있다.
발명의 내용 및 요약 섹션은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 한정하려는 의도는 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 한정되어서는 안 되며 다음의 청구 범위 및 그 동등물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원(3D) 메모리 소자를 형성하는 방법으로서,
    기판 상에 인터리빙된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택(dielectric stack)을 형성하는 단계;
    상기 유전체 스택을 통해 수직으로 연장되는 개구부(opening)를 형성하는 단계;
    상기 개구부의 측벽을 따라 자연 산화물 층(native oxide layer)을 형성하는 단계 - 상기 자연 산화물 층은 상기 제1 유전체 층의 적어도 일부의 자연 산화물을 포함함 -; 및
    상기 자연 산화물 층 위에 그리고 개구부의 측벽을 따라, 증착된 산화물 층(deposited oxide layer), 저장 층(storage layer), 터널링 층(tunneling layer), 및 반도체 채널(semiconductor channel)을 차례로 후속하여 형성하는 단계; 및
    상기 유전체 스택의 상기 제1 유전체 층을 도체 층(conductor layer)으로 교체함으로써, 인터리빙된 상기 도체 층과 상기 제2 유전체 층을 포함하는 메모리 스택을 형성하는 단계
    를 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  2. 제1항에 있어서,
    상기 자연 산화물 층을 형성하는 단계는 상기 개구부의 측벽에 접하는 상기 제1 유전체 층의 일부를 자연 산화물이 되도록 산화시키는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  3. 제2항에 있어서,
    상기 자연 산화물 층은 열 산화에 의해 형성되는, 3차원(3D) 메모리 소자를 형성하는 방법.
  4. 제3항에 있어서,
    상기 열 산화의 온도가 약 850℃ 이하인, 3차원(3D) 메모리 소자를 형성하는 방법.
  5. 제2항에 있어서,
    상기 자연 산화물 층은 습식 화학적 산화에 의해 형성되는, 3차원(3D) 메모리 소자를 형성하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 자연 산화물 층은 상기 개구부의 측벽에 접하는 상기 제2 유전체 층의 일부를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 자연 산화물 층의 두께는 약 0.5nm ∼ 약 5nm인, 3차원(3D) 메모리 소자를 형성하는 방법.
  8. 제7항에 있어서,
    상기 자연 산화물 층의 두께는 약 1nm인, 3차원(3D) 메모리 소자를 형성하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각각의 상기 제1 유전체 층은 실리콘 질화물을 포함하고, 각각의 상기 제2 유전체 층은 실리콘 산화물을 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 증착된 산화물 층과 상기 자연 산화물 층은 차단 층(blocking layer)을 형성하는 3차원(3D) 메모리 소자를 형성하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 증착된 산화물 층은 원자 층 증착(atomic layer deposition, ALD)에 의해 형성되는, 3차원(3D) 메모리 소자를 형성하는 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 스택을 형성하는 단계는, 상기 자연 산화물 층에 의해 정지될 때까지 상기 제1 유전체 층을 에칭하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 자연 산화물 층을 형성하는 단계 전에, 상기 개구부의 하부 부분에 반도체 플러그(semiconductor plug)를 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  14. 3차원(3D) 메모리 소자를 형성하는 방법으로서,
    기판 상에 인터리빙된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택을 형성하는 단계;
    상기 유전체 스택을 통해 수직으로 연장되는 개구부를 형성하는 단계;
    상기 개구부의 측벽을 따라 자연 산화물 층을 형성하는 단계 - 상기 자연 산화물 층은 상기 제1 유전체 층의 적어도 일부의 자연 산화물을 포함함 -;
    상기 자연 산화물 층 위에 그리고 상기 개구부의 측벽을 따라, 저장 층, 터널링 층, 및 반도체 채널을 차례로 후속하여 형성하는 단계; 및
    상기 유전체 스택의 상기 제1 유전체 층을 도체 층으로 교체함으로써, 인터리빙된 상기 도체 층과 상기 제2 유전체 층을 포함하는 메모리 스택을 형성하는 단계
    를 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  15. 제14항에 있어서,
    상기 자연 산화물 층을 형성하는 단계는 상기 개구부의 측벽에 접하는 상기 제1 유전체 층의 일부를 자연 산화물이 되도록 산화시키는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  16. 제15항에 있어서,
    상기 자연 산화물은 열 산화에 의해 형성되는, 3차원(3D) 메모리 소자를 형성하는 방법.
  17. 제16항에 있어서,
    상기 열 산화의 온도는 약 850℃ 이하인, 3차원(3D) 메모리 소자를 형성하는 방법.
  18. 제16항에 있어서,
    상기 자연 산화물은 습식 화학적 산화에 의해 형성되는, 3차원(3D) 메모리 소자를 형성하는 방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 자연 산화물 층은 상기 개구부의 측벽에 접하는 상기 제2 유전체 층의 일부를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 자연 산화물 층의 두께는 약 4nm ∼ 약 8nm인, 3차원(3D) 메모리 소자를 형성하는 방법.
  21. 제14 항 내지 제20항 중 어느 한 항에 있어서,
    각각의 상기 제1 유전체 층은 실리콘 질화물을 포함하고, 각각의 상기 제2 유전체 층은 실리콘 산화물을 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 저장 층을 형성하는 것은 상기 자연 산화물 층 위에 실리콘 질화물 층 또는 실리콘 산질화물 층을 증착하는 것을 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  23. 제14항 내지 제22항 중 어느 한 항에 있어서,
    상기 메모리 스택을 형성하는 단계는, 상기 자연 산화물 층에 의해 정지될 때까지 상기 제1 유전체 층을 에칭하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  24. 제14항 내지 제23항 중 어느 한 항에 있어서,
    상기 자연 산화물 층을 형성하는 단계 전에, 상기 개구부의 하부 부분에 반도체 플러그를 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  25. 3차원(3D) 메모리 소자로서,
    기판;
    상기 기판 상에 배치되고 인터리빙된 도체 층과 유전체 층을 포함하는 메모리 스택; 및
    상기 메모리 스택을 통해 수직으로 연장되고 상기 인터리빙된 도체 층과 유전체 층에 인접하는 자연 산화물 층을 포함하는 채널 구조체
    를 포함하는 3차원(3D) 메모리 소자.
  26. 제25항에 있어서,
    상기 자연 산화물 층의 두께는 약 0.5nm ∼ 약 5nm인, 3차원(3D) 메모리 소자.
  27. 제26항에 있어서,
    상기 자연 산화물 층의 두께는 약 1nm인, 3D 메모리 소자.
  28. 제26항 또는 제27항에 있어서,
    상기 채널 구조체는 상기 자연 산화물 층과 접촉하는 증착된 산화물 층을 더 포함하는, 3D 메모리 소자.
  29. 제25항에 있어서,
    상기 자연 산화물 층의 두께는 약 4nm ∼ 약 8nm인, 3차원(3D) 메모리 소자.
  30. 제29항에 있어서,
    상기 채널 구조체는 상기 자연 산화물 층과 접촉하는 실리콘 질화물 층 또는 실리콘 산질화물 층을 더 포함하는, 3D 메모리 소자.
KR1020217003754A 2018-10-08 2018-10-08 자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법 KR102640184B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/109294 WO2020073158A1 (en) 2018-10-08 2018-10-08 Methods for forming three-dimensional memory device having channel structures with native oxide layer

Publications (2)

Publication Number Publication Date
KR20210028248A true KR20210028248A (ko) 2021-03-11
KR102640184B1 KR102640184B1 (ko) 2024-02-22

Family

ID=65713830

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217003754A KR102640184B1 (ko) 2018-10-08 2018-10-08 자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법

Country Status (7)

Country Link
US (1) US10854626B2 (ko)
EP (1) EP3815140B1 (ko)
JP (1) JP7224450B2 (ko)
KR (1) KR102640184B1 (ko)
CN (2) CN109496359B (ko)
TW (1) TWI689087B (ko)
WO (1) WO2020073158A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7224450B2 (ja) 2018-10-08 2023-02-17 長江存儲科技有限責任公司 三次元メモリデバイスを形成するための方法
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
KR20210149031A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스
US11515317B2 (en) 2020-06-05 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
US11398488B2 (en) 2020-06-05 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
CN114730763A (zh) * 2020-06-05 2022-07-08 桑迪士克科技有限责任公司 包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
KR20230002818A (ko) * 2020-07-30 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수소가 풍부한 반도체 채널을 구비한 3차원 메모리 장치
US11715685B2 (en) * 2020-10-06 2023-08-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20220263023A1 (en) * 2021-02-17 2022-08-18 Micron Technology, Inc. Reactor to form films on sidewalls of memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120058629A1 (en) * 2010-09-07 2012-03-08 Samsung Electronics Co., Ltd. Methods of manufacturing vertical semiconductor devices
KR20140115436A (ko) * 2013-03-19 2014-10-01 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
JP2015177118A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
US20170148808A1 (en) * 2015-11-25 2017-05-25 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR20180033369A (ko) * 2016-09-23 2018-04-03 삼성전자주식회사 반도체 장치의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913149A (en) * 1992-12-31 1999-06-15 Micron Technology, Inc. Method for fabricating stacked layer silicon nitride for low leakage and high capacitance
EP1132057A1 (en) * 2000-03-06 2001-09-12 Unilever N.V. Toothbrush with segmented oscillating head
KR100598049B1 (ko) 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
US7727828B2 (en) * 2005-10-20 2010-06-01 Applied Materials, Inc. Method for fabricating a gate dielectric of a field effect transistor
JP2008258286A (ja) 2007-04-02 2008-10-23 Toshiba Corp 半導体装置及びその製造方法
JP5127288B2 (ja) 2007-04-24 2013-01-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8026545B2 (en) * 2008-12-01 2011-09-27 Rohm Co., Ltd. Eeprom
KR20110100958A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101933665B1 (ko) * 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
CN103258860A (zh) * 2012-02-16 2013-08-21 中国科学院微电子研究所 半导体存储器及其制造方法
KR102024710B1 (ko) 2013-01-11 2019-09-24 삼성전자주식회사 3차원 반도체 장치의 스트링 선택 구조
US8901677B2 (en) * 2013-03-08 2014-12-02 Intermolecular, Inc. Nucleation interface for high-k layer on germanium
KR20150070819A (ko) * 2013-12-17 2015-06-25 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20160004744A (ko) * 2014-07-04 2016-01-13 에스케이하이닉스 주식회사 반도체 메모리를 포함하는 전자 장치
US10020317B2 (en) 2015-08-31 2018-07-10 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer
CN107305896B (zh) * 2016-04-22 2019-11-26 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN108122924B (zh) * 2016-10-31 2021-01-26 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
US10020314B1 (en) * 2017-03-02 2018-07-10 Sandisk Technologies Llc Forming memory cell film in stack opening
CN107591409B (zh) * 2017-08-24 2019-01-18 长江存储科技有限责任公司 一种3d nand闪存中沟道结构的制作方法
CN107527920A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
JP7224450B2 (ja) * 2018-10-08 2023-02-17 長江存儲科技有限責任公司 三次元メモリデバイスを形成するための方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120058629A1 (en) * 2010-09-07 2012-03-08 Samsung Electronics Co., Ltd. Methods of manufacturing vertical semiconductor devices
KR20140115436A (ko) * 2013-03-19 2014-10-01 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
JP2015177118A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
US20170148808A1 (en) * 2015-11-25 2017-05-25 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR20180033369A (ko) * 2016-09-23 2018-04-03 삼성전자주식회사 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
EP3815140B1 (en) 2024-02-28
CN111341787B (zh) 2021-08-27
US10854626B2 (en) 2020-12-01
EP3815140A4 (en) 2022-05-11
TWI689087B (zh) 2020-03-21
CN109496359B (zh) 2020-04-28
CN111341787A (zh) 2020-06-26
US20200111806A1 (en) 2020-04-09
CN109496359A (zh) 2019-03-19
EP3815140A1 (en) 2021-05-05
TW202015223A (zh) 2020-04-16
KR102640184B1 (ko) 2024-02-22
JP2022501834A (ja) 2022-01-06
JP7224450B2 (ja) 2023-02-17
WO2020073158A1 (en) 2020-04-16

Similar Documents

Publication Publication Date Title
US10714493B2 (en) Semiconductor plug protected by protective dielectric layer in three-dimensional memory device and method for forming the same
KR102640184B1 (ko) 자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법
US20210104545A1 (en) Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
US11424266B2 (en) Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
KR102640185B1 (ko) 3차원 메모리 장치에서 반도체 플러그의 결함을 감소시키기 위한 방법
US10892280B2 (en) Inter-deck plug in three-dimensional memory device and method for forming the same
US12029038B2 (en) Three-dimensional memory device having pocket structure in memory string and method for forming the same
US11521986B2 (en) Interconnect structures of three-dimensional memory devices
US11664309B2 (en) Self-aligned contacts in three-dimensional memory devices and methods for forming the same
US11205661B2 (en) Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same
US11800707B2 (en) Three-dimensional memory device with reduced local stress

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant