CN107591409B - 一种3d nand闪存中沟道结构的制作方法 - Google Patents
一种3d nand闪存中沟道结构的制作方法 Download PDFInfo
- Publication number
- CN107591409B CN107591409B CN201710733221.3A CN201710733221A CN107591409B CN 107591409 B CN107591409 B CN 107591409B CN 201710733221 A CN201710733221 A CN 201710733221A CN 107591409 B CN107591409 B CN 107591409B
- Authority
- CN
- China
- Prior art keywords
- silicon
- stacked structure
- epitaxy layer
- flash memory
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 108
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 108
- 239000010703 silicon Substances 0.000 claims abstract description 108
- 238000000407 epitaxy Methods 0.000 claims abstract description 57
- 238000000151 deposition Methods 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 230000008021 deposition Effects 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000011248 coating agent Substances 0.000 claims abstract description 28
- 238000000576 coating method Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims description 35
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 5
- 239000000908 ammonium hydroxide Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000005121 nitriding Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 7
- 229910052731 fluorine Inorganic materials 0.000 abstract description 7
- 239000011737 fluorine Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 230000006378 damage Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 6
- 238000010849 ion bombardment Methods 0.000 abstract description 6
- 239000000203 mixture Substances 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 72
- 239000007789 gas Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供了一种3D NAND闪存中沟道结构的制作方法，通过将堆叠结构的刻蚀与硅外延层表面硅槽的形成相隔离的工艺步骤，在干法刻蚀工艺中，避免了使用氟基气体混合物作为等离子体刻蚀的刻蚀气体，从而避免对于沟道侧壁和硅外延层的破坏；同时也避免了使用高能离子轰击对于硅外延层的破坏，以及造成的硅外延层界面高度的不均匀性等问题；通过多晶硅和帽氧化物层的湿法去除，顺便形成了硅外延层表面的硅槽，能够有效控制浅硅槽的形成，从而获得好的二次多晶硅的沉积效果，避免了L脚缺陷的出现。通过上述工艺，能够获得更为良好和均匀的外延生长和二次多晶硅沉积效果，从而优化3D NAND闪存中的沟道结构，并提高了3D NAND闪存产品的整体性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能提高硅外延生长均匀性的3D NAND闪存中沟道结构的制作方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。
具体的，现有技术中3D NAND闪存中沟道结构的制备方法中主要包括了以下步骤：
S1：沉积衬底堆叠结构，具体为，参见图1a，提供衬底1，在衬底1的表面形成有多层交错堆叠的氧化硅层2及氮化硅层3，从而形成O/N堆叠结构(O/N Stacks)；
S2：刻蚀衬底堆叠结构，参见图1a，具体为，刻蚀O/N堆叠结构以形成贯穿至衬底1的沟道4，所述沟道通至所述衬底1并形成一定深度的第一硅槽5；
S3：形成硅外延层，继续参见图1b，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层(SEG)6；
S4：形成沟道侧壁堆叠结构，参见图1c，具体为，在所述沟道4的侧壁及硅外延层6的表面上沉积沟道侧壁堆叠结构7，所述沟道侧壁堆叠结构为ONOPO(第一氧化物层/氮化物层/第二氧化物层/一次多晶硅沉积层/帽氧化物层)的堆叠结构；
S5：刻蚀沟道侧壁堆叠结构，参见图1d，具体为，沿所述沟道侧壁堆叠结构7的底壁垂直向下刻蚀，通至所述硅外延层6并形成一定深度的第二硅槽8；同时去除所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构；
S6：二次沉积多晶硅，参见图1e，先去除所述帽氧化物层(所述沟道侧壁堆叠结构中靠近沟道孔轴线一侧的氧化物层)和一次多晶硅沉积层，随后在所述沟道侧壁堆叠结构7的侧壁和第二硅槽8的表面二次沉积多晶硅9。
然而在上述工艺中，随着3D NAND闪存中O/N(Oxide/Nitride)堆叠结构的层叠数目越来越多，使得深沟道的高宽比越来越大，使得在三维存储器中形成通刻蚀沟道的难度越来越大，通常需要实施高能离子轰击，以形成穿通至硅外延层的沟道孔，而这样的高能离子轰击，会破坏硅外延层产生晶格缺陷等问题，并且会造成界面高度的不均匀性。不仅如此，高能离子轰击导致难以有效控制硅外延层表面的硅槽深度，而过大的硅槽深度通常会引起后续多晶硅沉积的L脚(L Foot)缺陷。同时，由于侧壁ONOPO的多层堆叠结构具有氧化硅、非晶硅、氮化硅、外延硅等多种不同类型的膜层，要求必须使用氟基混合气体作为等离子体刻蚀的刻蚀气体，才能有效穿透这些膜层，并形成一定深度的硅槽，而氟基混合气体的使用也会导致侧壁堆叠结构的破坏以及硅外延层的界面缺陷。以上这些问题都会影响沟道的制备以及最终3D NAND闪存的性能。
因此，如何克服大层叠数目对于硅外延生长和前期离子注入带来的困难和种种不良影响，以及减少氟基混合气体刻蚀剂和高能离子轰击的使用，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种3D NAND闪存中沟道结构的制作方法，能够实现对于深度沟道的刻蚀，从而提高3D NAND闪存的性能。
为了实现上述目的，本发明提出了一种3D NAND闪存中沟道结构的制作方法，包括以下步骤：
沉积衬底堆叠结构，具体为，提供衬底，在衬底的表面形成有多层交错堆叠的氧化硅层及氮化硅层，从而形成O/N堆叠结构(O/N Stacks)；
刻蚀衬底堆叠结构，具体为，刻蚀衬底堆叠结构以形成贯穿至衬底的沟道，所述沟道通至所述衬底并形成一定深度的第一硅槽；
形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层(SEG)；
形成沟道侧壁堆叠结构，具体为，在所述沟道的侧壁及硅外延层的表面上沉积沟道侧壁堆叠结构，所述沟道侧壁堆叠结构为ONOPO的堆叠结构，即第一氧化物层/氮化物层/第二氧化物层/一次多晶硅沉积层/帽氧化物层；
刻蚀沟道侧壁堆叠结构，具体为，沿所述沟道侧壁堆叠结构的底壁垂直向下刻蚀，并截止于所述硅外延层表面；
去除所述帽氧化物层和一次多晶硅沉积层，以露出沟道侧壁堆叠结构中的第二氧化物层，并在硅外延层表面形成浅硅槽；
二次沉积多晶硅，在所述沟道侧壁堆叠结构的侧壁和浅硅槽的表面二次沉积多晶硅。
进一步的，所述刻蚀沟道侧壁堆叠结构，采用各向异性的等离子体干法刻蚀工艺，刻蚀气体的选择性为，对于硅外延层的刻蚀速率小于对于ONOPO的堆叠结构的刻蚀速率，从而保证完成对ONOPO的堆叠结构的底部刻蚀后，精确截止于硅外延层。
进一步的，去除所述帽氧化物层和一次多晶硅沉积层，首先是去除所述帽氧化物层(Cap Oxide)；随后再去除一次多晶硅沉积层，并在硅外延层表面形成浅硅槽。
进一步的，去除所述帽氧化物层，是采用稀氢氟酸(DHF)的湿法去除工艺，将帽氧化物层以及硅外延层表面的自然氧化物层(Native Oxide)去除。
进一步的，去除所述一次多晶硅沉积层，是采用氢氧化铵的湿法去除工艺，将一次多晶硅沉积层去除，同时去除少量硅外延层，以在硅外延层表面形成浅硅槽。
本发明还提供一种3D NAND闪存结构，其具有由前述的3D NAND闪存中沟道结构的制作方法制备得到的沟道结构。
与现有技术相比，本发明的有益效果主要体现在：
第一，在干法刻蚀工艺中，避免了使用氟基气体混合物作为等离子体刻蚀的刻蚀气体，从而避免对于沟道侧壁和硅外延层的破坏；
第二，由于将堆叠结构的刻蚀与硅外延层表面硅槽的形成相隔离，避免了使用高能离子轰击对于硅外延层的破坏，以及造成的硅外延层界面高度的不均匀性等问题；
第三，通过多晶硅和帽氧化物层的湿法去除，顺便形成了硅外延层表面的硅槽，从而能够有效控制浅硅槽的形成，从而获得好的二次多晶硅的沉积效果，避免了L脚缺陷的出现
第四，通过本发明的工艺，能够获得更为良好和均匀的外延生长和二次多晶硅沉积效果，从而优化3D NAND闪存中的沟道结构，并提高了3D NAND闪存产品的整体性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-e为现有技术中3D NAND闪存中沟道结构的制备工艺流程图；
图2a-e为本发明中3D NAND闪存中沟道结构的制备工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，在本实施例中，提出了一种3D NAND闪存中沟道结构的制作方法，包括以下步骤：
S100：沉积衬底堆叠结构，具体为，提供衬底，在衬底的表面形成有多层交错堆叠的氧化硅层及氮化硅层，从而形成O/N堆叠结构(O/N Stacks)；
S200：刻蚀衬底堆叠结构，具体为，刻蚀衬底堆叠结构以形成贯穿至衬底的沟道，所述沟道通至所述衬底并形成一定深度的第一硅槽；
S300：形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层(SEG)；
S400：形成沟道侧壁堆叠结构，具体为，在所述沟道的侧壁及硅外延层的表面上沉积沟道侧壁堆叠结构，所述沟道侧壁堆叠结构为ONOPO的堆叠结构，即第一氧化物层/氮化物层/第二氧化物层/一次多晶硅沉积层/帽氧化物层；
S500：刻蚀沟道侧壁堆叠结构，具体为，沿所述沟道侧壁堆叠结构的底壁垂直向下刻蚀，并截止于所述硅外延层表面；
S600：去除所述帽氧化物层和一次多晶硅沉积层，以露出沟道侧壁堆叠结构中的第二氧化物层，并在硅外延层表面形成浅硅槽；
S700：二次沉积多晶硅，在所述沟道侧壁堆叠结构的侧壁和浅硅槽的表面二次沉积多晶硅。
具体的，请参考图2a，在步骤S100中，沉积衬底堆叠结构，具体为，提供衬底100，在衬底100的表面形成有多层交错堆叠的氧化硅层110及氮化硅层120，从而形成O/N堆叠结构(O/N Stacks)。
请参考图2a，在步骤S200中，刻蚀衬底堆叠结构，具体为，刻蚀衬底堆叠结构以形成贯穿至衬底的沟道130，所述沟道130通至所述衬底并形成一定深度的第一硅槽。
请参考图2a，在步骤S300中，形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层140(SEG)。
请参考图2b，在步骤S400中，形成沟道侧壁堆叠结构150，具体为，在所述沟道的侧壁及硅外延层的表面上沉积沟道侧壁堆叠结构150，所述沟道侧壁堆叠结构为ONOPO的堆叠结构，即第一氧化物层/氮化物层/第二氧化物层/一次多晶硅沉积层151/帽氧化物层152。
请参考图2c，在步骤S500中，刻蚀沟道侧壁堆叠结构，具体为，沿所述沟道侧壁堆叠结构150的底壁垂直向下刻蚀，并截止于所述硅外延层140的表面。其中，采用各向异性的等离子体干法刻蚀工艺，刻蚀气体的选择性为，对于硅外延层的刻蚀速率小于对于ONOPO的堆叠结构的刻蚀速率，从而保证完成对ONOPO的堆叠结构150的底部刻蚀后，精确截止于硅外延层140。
请参考图2d，在步骤S600中，首先进行步骤S610，去除所述帽氧化物层(CapOxide)，具体是采用稀氢氟酸(DHF)的湿法去除工艺，将帽氧化物层155去除，同时稀氢氟酸(DHF)也会各向同性的将硅外延层表面的自然氧化物层(Native Oxide)去除，由于稀氢氟酸(DHF)良好的选择性，能够有效将帽氧化物层(Cap Oxide)和硅外延层表面的自然氧化物层(Native Oxide)去除；随后进行步骤S620，去除所述一次多晶硅沉积层151，具体是采用氢氧化铵的湿法去除工艺，将一次多晶硅沉积层151去除，同时氢氧化铵也会去除少量硅外延层140，以在硅外延层140表面形成浅硅槽160，由于氢氧化铵良好的选择性，可以有效控制浅硅槽160的深度，以获得L脚除好的二次多晶硅沉积效果。
请参考图2e，在步骤S700中，二次沉积多晶硅，在所述沟道侧壁堆叠结构的侧壁和浅硅槽160的表面二次沉积多晶硅以形成二次沉积多晶硅层170。
综上，通过本发明将堆叠结构的刻蚀与硅外延层表面硅槽的形成相隔离的工艺步骤，在干法刻蚀工艺中，避免了使用氟基气体混合物作为等离子体刻蚀的刻蚀气体，从而避免对于沟道侧壁和硅外延层的破坏；同时也避免了使用高能离子轰击对于硅外延层的破坏，以及造成的硅外延层界面高度的不均匀性等问题；本发明是通过多晶硅和帽氧化物层的湿法去除，顺便形成了硅外延层表面的硅槽，能够有效控制浅硅槽的形成，从而获得好的二次多晶硅的沉积效果，避免了L脚缺陷的出现。通过本发明上述工艺，能够获得更为良好和均匀的外延生长和二次多晶硅沉积效果，从而优化3D NAND闪存中的沟道结构，并提高了3D NAND闪存产品的整体性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种3D NAND闪存中沟道结构的制作方法，其特征在于，包括以下步骤：
沉积衬底堆叠结构，具体为，提供衬底，在衬底的表面形成有多层交错堆叠的氧化硅层及氮化硅层，从而形成O/N堆叠结构(O/N Stacks)；
刻蚀衬底堆叠结构，具体为，刻蚀衬底堆叠结构以形成贯穿至衬底的沟道，所述沟道通至所述衬底并形成一定深度的第一硅槽；
形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层(SEG)；
形成沟道侧壁堆叠结构，具体为，在所述沟道的侧壁及硅外延层的表面上沉积沟道侧壁堆叠结构，所述沟道侧壁堆叠结构为ONOPO的堆叠结构，即第一氧化物层/氮化物层/第二氧化物层/一次多晶硅沉积层/帽氧化物层；
刻蚀沟道侧壁堆叠结构，具体为，沿所述沟道侧壁堆叠结构的底壁垂直向下刻蚀，并截止于所述硅外延层表面；
去除所述帽氧化物层和一次多晶硅沉积层，以露出沟道侧壁堆叠结构中的第二氧化物层，并在硅外延层表面形成浅硅槽；
二次沉积多晶硅，在所述沟道侧壁堆叠结构的侧壁和浅硅槽的表面二次沉积多晶硅。
2.根据权利要求1所述的一种3D NAND闪存中沟道结构的制作方法，其特征在于：
所述刻蚀沟道侧壁堆叠结构，采用各向异性的等离子体干法刻蚀工艺，刻蚀气体的选择性为，对于硅外延层的刻蚀速率小于对于ONOPO的堆叠结构的刻蚀速率，从而保证完成对ONOPO的堆叠结构的底部刻蚀后，精确截止于硅外延层。
3.根据权利要求1或2所述的一种3D NAND闪存中沟道结构的制作方法，其特征在于：
去除所述帽氧化物层和一次多晶硅沉积层，首先是去除所述帽氧化物层(Cap Oxide)；随后再去除一次多晶硅沉积层，并在硅外延层表面形成浅硅槽。
4.根据权利要求3所述的一种3D NAND闪存中沟道结构的制作方法，其特征在于：
去除所述帽氧化物层，是采用稀氢氟酸(DHF)的湿法去除工艺，将帽氧化物层以及硅外延层表面的自然氧化物层(Native Oxide)去除。
5.根据权利要求3所述的一种3D NAND闪存中沟道结构的制作方法，其特征在于：去除所述一次多晶硅沉积层，是采用氢氧化铵的湿法去除工艺，将一次多晶硅沉积层去除，同时去除少量硅外延层，以在硅外延层表面形成浅硅槽。
6.一种3D NAND闪存，其特征在于：其具有由权利要求1-5任意一项所述制作方法制备得到的沟道结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710733221.3A CN107591409B (zh) | 2017-08-24 | 2017-08-24 | 一种3d nand闪存中沟道结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710733221.3A CN107591409B (zh) | 2017-08-24 | 2017-08-24 | 一种3d nand闪存中沟道结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107591409A CN107591409A (zh) | 2018-01-16 |
| CN107591409B true CN107591409B (zh) | 2019-01-18 |
Family
ID=61041647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710733221.3A Active CN107591409B (zh) | 2017-08-24 | 2017-08-24 | 一种3d nand闪存中沟道结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107591409B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111370418A (zh) * | 2019-12-26 | 2020-07-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109273359B (zh) * | 2018-09-26 | 2020-11-20 | 长江存储科技有限责任公司 | 一种刻蚀方法 |
| JP7224450B2 (ja) | 2018-10-08 | 2023-02-17 | 長江存儲科技有限責任公司 | 三次元メモリデバイスを形成するための方法 |
| CN109449162B (zh) * | 2018-10-16 | 2021-02-12 | 长江存储科技有限责任公司 | 3d存储器件的制造方法及3d存储器件 |
| CN111180457B (zh) * | 2020-01-02 | 2023-09-26 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017058299A1 (en) * | 2015-09-28 | 2017-04-06 | Sandisk Technologies Llc | Epitaxial source region for uniform threshold voltage of vertical transistors in 3d memory devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003526B1 (ko) * | 2012-07-31 | 2019-07-25 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US9553105B2 (en) * | 2015-03-10 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor devices including gate insulation layers on channel materials |
| US9842907B2 (en) * | 2015-09-29 | 2017-12-12 | Sandisk Technologies Llc | Memory device containing cobalt silicide control gate electrodes and method of making thereof |
| US9859363B2 (en) * | 2016-02-16 | 2018-01-02 | Sandisk Technologies Llc | Self-aligned isolation dielectric structures for a three-dimensional memory device |
-
2017
- 2017-08-24 CN CN201710733221.3A patent/CN107591409B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017058299A1 (en) * | 2015-09-28 | 2017-04-06 | Sandisk Technologies Llc | Epitaxial source region for uniform threshold voltage of vertical transistors in 3d memory devices |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111370418A (zh) * | 2019-12-26 | 2020-07-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN111370418B (zh) * | 2019-12-26 | 2021-09-24 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107591409A (zh) | 2018-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107591409B (zh) | 一种3d nand闪存中沟道结构的制作方法 | |
| CN107464817B (zh) | 一种3d nand闪存的制作方法 | |
| CN107731849A (zh) | 3d nand闪存沟道孔的制备方法及3d nand闪存 | |
| CN107706191A (zh) | 一种3d nand闪存沟道孔多晶硅连接层形成方法 | |
| CN107611130A (zh) | 一种3d nand闪存结构中硅外延生长的工艺 | |
| CN107482017A (zh) | 一种3d nand闪存沟道孔的制备工艺 | |
| CN107946310A (zh) | 一种采用气隙作为介电层的3d nand闪存制备方法及闪存 | |
| US10153349B2 (en) | Methods and structures for a split gate memory cell structure | |
| CN107658222B (zh) | 一种3d nand闪存沟道孔的平坦化工艺 | |
| CN107731741B (zh) | 一种改善接触孔插塞氧化物凹陷的工艺方法 | |
| CN107731824B (zh) | 一种3d nand闪存的制作方法 | |
| CN107731839B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN107994027A (zh) | 一种sono刻蚀中负载效应影响的减轻方法 | |
| CN108155192A (zh) | 半导体器件及其形成方法 | |
| CN107591408B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN107731840B (zh) | 一种3d nand闪存结构的制备工艺 | |
| CN107731671B (zh) | 改善硅外延生长中离子注入硼元素扩散的工艺 | |
| CN104201176B (zh) | 3d nand闪存结构及其制作方法 | |
| CN107994030B (zh) | 一种基于氧化物-石墨烯薄膜堆叠的3d nand闪存制备方法及闪存 | |
| CN107658223B (zh) | 一种闪存结构中多晶硅插塞的制备工艺 | |
| CN107731841A (zh) | 一种改善3d nand闪存seg生长质量的方法 | |
| CN109887915A (zh) | 闪存器件及其制造方法 | |
| CN109192733A (zh) | 3d-nand闪存的形成方法 | |
| CN110473877B (zh) | 三维存储器的制备方法、三维存储器及电子设备 | |
| CN107946311B (zh) | 控制3d nand闪存结构中沟道关键尺寸的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |