CN108155192A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供衬底；在衬底上形成第一复合结构和第二复合结构，第一复合结构包括核心区域和核心区域周围的边缘区域，第二复合结构在部分核心区域第一复合结构上，第一复合结构包括多层层叠的第一复合层，第二复合结构包括多层层叠的第二复合层；形成第一掩膜层和第二掩膜层，第二掩膜层在部分第二复合结构上，第一掩膜层覆盖第二复合结构外周核心区域第一复合结构以及第二复合结构侧壁，且第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间有第一环状开口；以第一掩膜层和第二掩膜层为掩膜刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层。所述方法能简化工艺且降低成本。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。
随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D NAND闪存。
然而，现有技术中，3D NAND闪存单元构成的半导体器件的工艺复杂且成本较高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以简化工艺且降低成本。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底上形成第一复合结构和第二复合结构，所述第一复合结构包括核心区域和位于核心区域周围的边缘区域，第二复合结构位于部分核心区域的第一复合结构上，所述第一复合结构包括多层层叠的第一复合层，所述第二复合结构包括多层层叠的第二复合层；形成第一掩膜层和第二掩膜层，所述第二掩膜层位于部分第二复合结构上，第一掩膜层覆盖第二复合结构外周核心区域的第一复合结构以及第二复合结构的侧壁，且第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间具有第一环状开口；以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层。
可选的，当所述第一复合层的层数和所述第二复合层的层数均在三层以上时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，进行第一阶梯刻蚀；所述第一阶梯刻蚀包括：刻蚀第一掩膜层的侧壁和第一环状开口的侧壁，暴露出第二掩膜层周围顶层的第二复合层表面、以及第一掩膜层外周顶层的第一复合层表面；以刻蚀后的第一掩膜层和第二掩膜层为掩膜，刻蚀所暴露出的第一复合层和第二复合层，直至暴露出下一层的第一复合层和下一层的第二复合层。
可选的，当所述第一复合层的层数和所述第二复合层的层数均为三层时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数为三层，所述第二复合层的层数为四层以上时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数为四层以上，所述第二复合层的层数为三层时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数和所述第二复合层的层数均在四层以上时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层或底层的第二复合层；暴露出底层的第一复合层或底层的第二复合层后，去除所述第一掩膜层和第二掩膜层。
可选的，当所述第一复合层的层数和第二复合层的层数相同时，在暴露出底层的第一复合层的同时暴露出底层的第二复合层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数大于第二复合层的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第二复合层后，去除所述第一掩膜层和第二掩膜层；所述半导体器件的形成方法还包括：去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第二复合层的层数大于第一复合层的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层后，去除所述第一掩膜层和第二掩膜层；所述半导体器件的形成方法还包括：去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数为两层，且所述第二复合层的层数为两层时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数为两层，且所述第二复合层的层数为三层以上时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，当所述第一复合层的层数为三层以上，且所述第二复合层的层数为两层时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
可选的，所述第三阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第三掩膜层；刻蚀第三掩膜层的侧壁，暴露出第三掩膜层外周顶层的第一复合层顶部表面；以刻蚀后的第三掩膜层为掩膜，刻蚀所暴露出的第一复合层，直至暴露出下一层的第一复合层。
可选的，所述第二阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第四掩膜层，所述第四掩膜层中具有第二环状开口，所述第二环状开口暴露出顶层的第二复合层的顶部表面边缘以及顶层的第二复合层外周的第二复合层；以所述第四掩膜层为掩膜，刻蚀所暴露出第二复合层，直至暴露出下一层的第二复合层。
可选的，当所述第二复合层的层数比第一复合层多的层数在两层以上时，所述第二阶梯刻蚀还包括：刻蚀第二环状开口的侧壁，暴露出第四掩膜层周围的顶层的第二复合层的顶部表面；以刻蚀后的第四掩膜层为掩膜，刻蚀所暴露出的第二复合层，直至暴露出下一层的第二复合层。
可选的，形成所述第一掩膜层和第二掩膜层之前，所述第一复合层包括第一牺牲层和位于第一牺牲层表面的第一绝缘层，所述第二复合层包括第二牺牲层和位于第二牺牲层表面的第二绝缘层；所述半导体器件的形成方法还包括：多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，去除第一牺牲层和第二牺牲层，形成开口；在所述开口中形成控制栅。
可选的，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，且在去除第一牺牲层和第二牺牲层之前，还包括：形成若干贯穿所述第一复合结构和第二复合结构的沟道通孔，所述沟道通孔底部暴露出所述衬底表面；在所述沟道通孔中形成沟道层。
可选的，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，所述第一复合结构和第二复合结构包括阶梯区，位于阶梯区内的多层第一复合层和多层第二复合层自底层至顶层呈阶梯形；形成控制栅后，多层控制栅自底层至顶层呈阶梯形且尺寸逐层递减，位于阶梯区的多层控制栅自底层至顶层呈阶梯形；所述半导体器件的形成方法还包括：在阶梯区的各层控制栅表面分别形成字线插塞。
可选的，所述第一复合结构和第二复合结构的形成工艺包括：在所述衬底表面形成第一复合结构膜和位于第一复合结构膜上的第二复合结构膜，第一复合结构膜包括多层层叠的第一复合膜，第二复合结构膜包括多层层叠的第二复合膜；在第二复合结构膜的部分表面形成第一掩膜结构；以第一掩膜结构为掩膜，刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底表面，形成所述第一复合结构和位于第一复合结构上的第二复合中间结构；刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底表面后，去除第一掩膜结构；去除所述第一掩膜结构后，在所述第二复合中间结构的部分表面形成第二掩膜结构；以所述第二掩膜结构为掩膜，刻蚀第二复合中间结构直至暴露出第一复合结构表面，形成所述第二复合结构；刻蚀第二复合中间结构直至暴露出第一复合结构表面后，去除所述第二掩膜结构。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，形成了第一掩膜层和第二掩膜层，第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间具有第一环状开口。第一掩膜层外周顶层的第一复合层能够被暴露出来，第一环状开口能够暴露出第二掩膜层周围顶层的第二复合层。以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层的过程中，能够同时对边缘区域的第一复合层和第一环状开口底部的第二复合层进行刻蚀，使得对第一复合层和第二复合层的刻蚀次数减少。从而使得半导体器件的形成工艺得到简化。由于半导体器件的形成工艺得到简化，因此使得半导体器件的工艺成本降低。
附图说明
图1是一种3D NAND闪存单元的结构示意图；
图2至图15是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中3D NAND闪存单元的工艺复杂，且成本高。
请参考图1，图1为一种3D NAND闪存单元的结构示意图，3D NAND闪存单元包括：半导体衬底100；半导体衬底100上的若干层层叠的控制栅110；绝缘层120，位于相邻层的控制栅110之间、底层的控制栅110和半导体衬底100之间；第一介质层121，覆盖所述控制栅110和绝缘层120，为了方便图示，仅示出了部分第一介质层121；贯穿所述控制栅110、绝缘层120和第一介质层121的通孔(未图示)；位于所述通孔底部的衬底延伸区101；栅介质层130，位于衬底延伸区101上的所述通孔的侧壁、及衬底延伸区101的部分表面；沟道层140，位于所述通孔内且位于栅介质层130表面；沟道介质层150，位于所述通孔内且被所述沟道层140包裹；第二介质层160，覆盖第一介质层121、栅介质层130、沟道层140和沟道介质层150；凹槽170，贯穿所述第二介质层160、第一介质层121、绝缘层120和控制栅110的厚度；源线掺杂区180，位于所述凹槽170下的半导体衬底100中；源线结构(未图示)，填充满所述凹槽170；位于各层控制栅110表面的若干字线插塞111；位于若干字线插塞111顶部的若干字线112；位线插塞190，贯穿所述第二介质层160厚度且与所述沟道层140连接；若干分立的位线191，位于若干位线插塞190顶部表面，且横跨所述源线结构。
若干层层叠的控制栅110呈阶梯形，所述若干层层叠的控制栅110投影在半导体衬底100表面的图形尺寸由上至下逐层递增；上一层的控制栅110均能够暴露出下一层的部分控制栅110，下一层的控制栅110被上一层的控制栅110暴露出的表面用于和字线插塞111连接，所述字线插塞111仅和一层的控制栅110相连接。
为形成图1所示呈阶梯形的控制栅110，在一个方法中，形成控制栅110的步骤包括：提供半导体衬底；在所述半导体衬底上形成复合层，所述复合层包括交错层叠的若干层绝缘层和若干层牺牲层，且所述复合层的底层为绝缘层，所述复合层的顶层为牺牲层；在所述复合层的表面形成掩膜层；刻蚀所述掩膜层的侧壁和顶部表面，暴露出所述掩膜层周围顶层的复合层表面；以刻蚀后的掩膜层为掩膜，刻蚀所暴露出的复合层直至暴露出下一层的牺牲层表面；重复刻蚀掩膜层和刻蚀复合层的步骤直至若干层层叠的牺牲层自底层至顶层呈阶梯形且尺寸逐层递减；去除牺牲层，形成开口；在所述开口中形成控制栅。
可见，为了形成呈阶梯形的控制栅110，首先需要形成呈阶梯形的牺牲层，而牺牲层的形成采用较多的步骤(重复刻蚀掩膜层和刻蚀复合层)。具体的，若牺牲层的层数为N层，则刻蚀掩膜层的总次数为N-1次，刻蚀复合层的总次数为N-1次。因此增加了工艺的复杂度，且增加了成本。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底上形成第一复合结构和第二复合结构，所述第一复合结构包括核心区域和位于核心区域周围的边缘区域，第二复合结构位于部分核心区域的第一复合结构上，所述第一复合结构包括多层层叠的第一复合层，所述第二复合结构包括多层层叠的第二复合层；形成第一掩膜层和第二掩膜层，所述第二掩膜层位于部分第二复合结构上，第一掩膜层覆盖第二复合结构外周核心区域的第一复合结构以及第二复合结构的侧壁，且第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间具有第一环状开口；以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层。
所述方法中，形成了第一掩膜层和第二掩膜层，第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间具有第一环状开口。第一掩膜层外周顶层的第一复合层能够被暴露出来，第一环状开口能够暴露出第二掩膜层周围顶层的第二复合层。以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层的过程中，能够同时对边缘区域的第一复合层和第一环状开口底部的第二复合层进行刻蚀，使得对第一复合层和第二复合层的刻蚀次数减少。从而使得半导体器件的形成工艺得到简化。由于半导体器件的形成工艺得到简化，因此使得半导体器件的工艺成本降低。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图15是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2，提供衬底200；在所述衬底200上形成第一复合结构和第二复合结构，所述第一复合结构包括核心区域和位于核心区域周围的边缘区域，第二复合结构位于部分核心区域的第一复合结构上，所述第一复合结构包括多层层叠的第一复合层220，所述第二复合结构包括多层层叠的第二复合层230。
所述衬底200可以是单晶硅、多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述衬底200为硅。
所述边缘区域指向核心区域的方向平行于衬底200表面。
所述第一复合结构包括多层层叠的第一复合层220。所述第一复合层220包括第一牺牲层221和位于所述第一牺牲层221表面的第一绝缘层222。在实际工艺中，可以根据需要选择所述第一复合层220的具体层数。本实施例中，所述第一复合层220的层数在4层以上，图2以4层所述第一复合层220作为示例。
所述多层第一复合层220由下到上层叠，第一复合层220由下到上层叠的方向垂直于衬底200表面。
在所述第一复合层220中，所述第一牺牲层221用于为后续形成的部分控制栅占据位置，后续去除所述第一牺牲层221，并在去除第一牺牲层221后留下的位置中形成部分控制栅，为了方面说明，后续在去除第一牺牲层221后留下的位置中形成的控制栅称为第一控制栅。
本实施例中，衬底200和第一复合结构之间还具有介质层210，所述介质层210的材料为氧化硅、氮氧化硅或碳氧化硅。所述介质层210的作用为：隔离衬底200和第一复合结构；后续去除第一牺牲层221，并在去除第一牺牲层221后留下的位置中形成第一控制栅后，所述介质层210隔离衬底200和第一控制栅。
所述第一牺牲层221位于相邻两层的第一绝缘层222之间、以及第一绝缘层222和介质层210之间。后续第一牺牲层221的位置由第一控制栅取代后，使得第一绝缘层222用于在相邻层的第一控制栅之间、以及第一控制栅和介质层210之间进行电学隔离。
所述第二复合结构包括多层层叠的第二复合层230。所述第二复合层230包括第二牺牲层231和位于所述第二牺牲层231表面的第二绝缘层232。在实际工艺中，可以根据需要选择所述第二复合层230的具体层数。本实施例中，所述第二复合层230的层数在4层以上，图2以4层所述第二复合层230作为示例。
本实施例中，第二复合层230的层数和第一复合层220的层数相同。在其它实施例中，第二复合层230的层数和第一复合层220的层数不同。
所述多层第二复合层230由下到上层叠，第二复合层230由下到上层叠的方向垂直于衬底200表面。
在所述第二复合层230中，所述第二牺牲层231用于为后续形成的部分控制栅占据位置，后续去除所述第二牺牲层231，并在去除第二牺牲层231后留下的位置中形成部分控制栅，为了方面说明，后续在去除第二牺牲层231后留下的位置中形成的控制栅称为第二控制栅。
所述第二牺牲层231位于相邻两层的第二绝缘层232之间、以及第一绝缘层222和第二绝缘层232之间。后续所述第二牺牲层231的位置由第二控制栅取代后，使得第二绝缘层232用于在相邻层的第二控制栅之间进行电学隔离。
所述第一绝缘层222还用于在第一控制栅和第二控制栅之间进行电学隔离。
所述第一绝缘层222和第一牺牲层221的材料不同。且在后续去除第一牺牲层221的过程中，第一牺牲层221相对于第一绝缘层222需要具有较高的刻蚀选择比，从而保证第一绝缘层222的形貌良好、尺寸精确，从而使得后续形成的第一控制栅的形貌良好、尺寸精确。此外，所述第一牺牲层221需要选择易于去除的材料。故所述第一绝缘层222的材料为氧化硅、氮氧化硅或碳氧化硅，所述第一牺牲层221的材料为氮化硅、无定型碳或多晶硅。本实施例中，所述第一绝缘层222的材料为氧化硅，所述第一牺牲层221的材料为氮化硅。
所述第二绝缘层232和第二牺牲层231的材料不同。且在后续去除第二牺牲层231的过程中，第二牺牲层231相对于第二绝缘层232需要具有较高的刻蚀选择比，从而保证第二绝缘层232的形貌良好、尺寸精确，从而使得后续形成的第二控制栅的形貌良好、尺寸精确。此外，所述第二牺牲层231需要选择易于去除的材料。故所述第二绝缘层232的材料为氧化硅、氮氧化硅或碳氧化硅，所述第二牺牲层231的材料为氮化硅、无定型碳或多晶硅。本实施例中，所述第二绝缘层232的材料为氧化硅，所述第二牺牲层231的材料为氮化硅。
所述第一复合结构和第二复合结构的形成工艺包括：在所述衬底200表面形成第一复合结构膜和位于第一复合结构膜上的第二复合结构膜，第一复合结构膜包括多层层叠的第一复合膜，第二复合结构膜包括多层层叠的第二复合膜；在第二复合结构膜的部分表面形成第一掩膜结构；以第一掩膜结构为掩膜，刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底200表面，形成所述第一复合结构和位于第一复合结构上的第二复合中间结构；刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底200表面后，去除第一掩膜结构；去除所述第一掩膜结构后，在所述第二复合中间结构的部分表面形成第二掩膜结构；以所述第二掩膜结构为掩膜，刻蚀第二复合中间结构直至暴露出第一复合结构表面，形成所述第二复合结构；刻蚀第二复合中间结构直至暴露出第一复合结构表面后，去除所述第二掩膜结构。
参考图3，形成第一掩膜层241和第二掩膜层242，所述第二掩膜层242位于部分第二复合结构上，第一掩膜层241覆盖第二复合结构外周核心区域的第一复合结构、以及第二复合结构的侧壁，且第一掩膜层241外周暴露出边缘区域的第一复合结构，第一掩膜层241和第二掩膜层242之间具有第一环状开口244。
所述掩膜层240的材料包括光刻胶。
本实施例中，形成所述第一掩膜层241和第二掩膜层242的方法包括：在所述第一复合层和第二复合层上形成掩膜初始层，所述掩膜初始层的材料为光刻胶；对所述掩膜初始层进行依次进行曝光和显影工艺，形成所述第一掩膜层241和第二掩膜层242。
参考图4，以第一掩膜层241和第二掩膜层242为掩膜，刻蚀边缘区域一层的第一复合层220和第一环状开口244底部一层的第二复合层230。
本实施例中，以第一掩膜层241和第二掩膜层242为掩膜，刻蚀边缘区域一层的第一复合层220和第一环状开口244底部一层的第二复合层230的工艺为各向异性干刻工艺，参数包括：采用的气体包括CF4、CHF3、CH2F2、CH3F、C4F6、Ar、O2和NF3，CF4、CHF3、CH2F2、CH3F和C4F6的气体流量分别为20sccm～200sccm，Ar的气体流量为200sccm～2000sccm，O2的气体流量为5sccm～100sccm，NF3的气体流量为5sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～1000瓦，腔室压强为3mtorr～100mtorr。
以第一掩膜层241和第二掩膜层242为掩膜，刻蚀边缘区域一层的第一复合层220和第一环状开口244底部一层的第二复合层230后，进行第一阶梯刻蚀。
所述第一阶梯刻蚀包括：参考图5，刻蚀第一掩膜层241的侧壁和第一环状开口244的侧壁，暴露出第二掩膜层242周围顶层的第二复合层230表面、以及第一掩膜层241外周顶层的第一复合层220表面；参考图6，以刻蚀后的第一掩膜层241和第二掩膜层242为掩膜，刻蚀所暴露出的第一复合层220和第二复合层230，直至暴露出下一层的第一复合层220和下一层的第二复合层230。
本实施例中，刻蚀第一掩膜层241的侧壁和第二环状开口244的侧壁的同时刻蚀第一掩膜层241和第二掩膜层242的顶部表面，刻蚀第一掩膜层241的侧壁和第二环状开口244的侧壁的工艺为各向同性干刻工艺，参数包括：采用的气体包括HBr、CF4、O2和N2，HBr的气体流量为10sccm～200sccm，CF4的气体流量为20sccm～200sccm，O2的气体流量为20sccm～1000sccm，N2的气体流量为80sccm～4000sccm，源射频功率为100瓦～2000，腔室压强为3mtorr～1000mtorr。
本实施例中，刻蚀第一掩膜层241的侧壁和第二环状开口244的侧壁后，暴露出的第二掩膜层242周围的顶层的第二复合层230表面、以及第一掩膜层241外周顶层的第一复合层220表面的尺寸为100nm～500nm，所述尺寸为在垂直于第一掩膜层241和第二掩膜层242的侧壁方向的尺寸。
以刻蚀后的第一掩膜层241和第二掩膜层242为掩膜，刻蚀所暴露出的第一复合层220和第二复合层230的工艺为各向异性干刻工艺，参数包括：采用的气体包括CF4、CHF3、CH2F2、CH3F、C4F6、Ar、O2和NF3，CF4、CHF3、CH2F2、CH3F和C4F6的气体流量分别为20sccm～200sccm，Ar的气体流量为200sccm～2000sccm，O2的气体流量为5sccm～100sccm，NF3的气体流量为5sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～1000瓦，腔室压强为3mtorr～100mtorr。
参考图7，进行一次第一阶梯刻蚀后，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层220或底层的第二复合层230；暴露出底层的第一复合层220或底层的第二复合层230后，去除所述第一掩膜层241和第二掩膜层242。
本实施例中，第一复合层220的层数和第二复合层230的层数相同，在暴露出底层的第一复合层220的同时暴露出底层的第二复合层230，多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层呈阶梯形且尺寸逐层递减。具体的，所述多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层投影在衬底200表面的图形尺寸逐层递减。
在其它实施例中，当所述第二复合层230的层数大于第一复合层220的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层220；然后去除第一掩膜层241和第二掩膜层242；去除第一掩膜层241和第二掩膜层242后，对第二复合层230进行第二阶梯刻蚀，直至多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层呈阶梯形且尺寸逐层递减。
所述第二阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第四掩膜层，所述第四掩膜层中具有第二环状开口，所述第二环状开口暴露出顶层的第二复合层230的顶部表面边缘以及顶层的第二复合层230外周的第二复合层230；以所述第四掩膜层为掩膜，刻蚀所暴露出第二复合层230，直至暴露出下一层的第二复合层230。
当第二复合层230的层数比第一复合层220的层数多一层时，以所述第四掩膜层为掩膜，刻蚀所暴露出第二复合层230，直至暴露出下一层的第二复合层230，多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层呈阶梯形且尺寸逐层递减。
当第二复合层230的层数比第一复合层220多的层数在两层以上时，所述第二阶梯刻蚀还包括：以所述第四掩膜层为掩膜，刻蚀所暴露出第二复合层230，直至暴露出下一层的第二复合层230后，刻蚀第二环状开口的侧壁，暴露出第四掩膜层周围的顶层的第二复合层230的顶部表面；以刻蚀后的第四掩膜层为掩膜，刻蚀所暴露出的第二复合层230，直至暴露出下一层的第二复合层230。
当第二复合层230的层数比第一复合层220多的层数在三层以上时，所述第二阶梯刻蚀还包括：重复刻蚀第二环状开口的侧壁和刻蚀所暴露出的第二复合层230的步骤，直至多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层呈阶梯形且尺寸逐层递减。
在其它实施例中，当第一复合层的层数大于第二复合层的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第二复合层；然后去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
所述第三阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第三掩膜层；刻蚀第三掩膜层的侧壁，暴露出第三掩膜层外周顶层的第一复合层顶部表面；以刻蚀后的第三掩膜层为掩膜，刻蚀所暴露出的第一复合层，直至暴露出下一层的第一复合层。
需要说明的是，在重复进行第一阶梯刻蚀的过程中，第一环状开口244的宽度和深度不断增加，因此随着第一阶梯刻蚀的增加，第一环状开口244暴露出第一复合结构顶部表面的几率增加。为了避免第一环状开口244暴露出第一复合结构顶部表面，一个实施例中，对于一次曝光形成的第一掩膜层241和第二掩膜层242，刻蚀第一环状开口244的侧壁以暴露出第二掩膜层242外周顶层的第二复合层表面的次数小于等于5次，即第一阶梯刻蚀进行的次数小于等于5次。若对于一次曝光形成的第一掩膜层241和第二掩膜层242，第一阶梯刻蚀的次数进行5次后，需要重新形成第一掩膜层和第二掩膜层，在新的曝光形成的第一掩膜层和第二掩膜层的基础上，进行第一阶梯刻蚀，直至暴露出底层的第一复合层或底层的第二复合层。
需要说明的是，为了避免第一环状开口暴露出第一复合结构顶部表面，在另一个实施例中，采用的方法包括：在形成第一掩膜层和第二掩膜层之前，在第一复合结构和第二复合结构的拐角区域形成保护层，所述保护层覆盖部分第一复合结构的顶部表面且暴露出后续需要形成的阶梯区，所述保护层还覆盖第二复合结构侧壁中至少底层的第二复合层的侧壁；待后续多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，去除保护层。
在一个实施例中，所述保护层覆盖部分第一复合结构的顶部表面且暴露出后续需要形成的阶梯区，且所述保护层覆盖底层的第二复合层的侧壁。使得在进行第一阶梯刻蚀、第二阶梯刻蚀和第三阶梯刻蚀的过程中，保护层不易倾倒，相应的，无需采用额外的工艺去除保护层中倾倒的部分。
所述保护层的材料包括多晶硅。
形成所述保护层的方法包括：在形成第一掩膜层和第二掩膜层之前，在第一复合结构的顶部表面、以及第二复合结构的顶部表面和侧壁表面形成保护材料层；在部分保护层的表面形成掩膜牺牲层，所述掩膜牺牲层覆盖位于第一复合结构顶部表面的部分保护材料层、以及位于第二复合结构侧壁表面的保护层，所述掩膜牺牲层暴露出第二复合结构的顶部表面；以所述掩膜牺牲层为掩膜，刻蚀保护材料层直至包括出第一复合结构和第二复合结构的顶部表面，形成保护层；然后去除掩膜牺牲层。
需要说明的是，在刻蚀保护材料层的过程中，也会刻蚀掩膜牺牲层，从而使得掩膜牺牲层暴露出第二复合结构侧壁的部分保护材料层，暴露出第二复合结构侧壁的部分保护材料层会被刻蚀去除。通过调整刻蚀保护材料层和掩膜材料层工艺参数，能够控制形成的保护层覆盖第二掩膜层侧壁的高度。
形成所述保护材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺，原子层沉积工艺或低压化学气相沉积工艺。所述掩膜牺牲层的材料包括光刻胶。
多层层叠的第一复合层220和多层层叠的第二复合层230自底层至顶层呈阶梯形且尺寸逐层递减后，所述第一复合结构和第二复合结构包括阶梯区，位于阶梯区内的多层第一复合层220和多层第二复合层230自底层至顶层呈阶梯形。
在阶梯区，在垂直于第一复合结构和第二复合结构的侧壁的方向上，各层第一复合层和各层第二复合结构的顶部表面的尺寸为100nm～500nm。选择此范围的意义在于：若在垂直于第一复合结构和第二复合结构的侧壁的方向上，各层第一复合层和各层第二复合结构的顶部表面的尺寸大于500nm，导致阶梯区占用的面积比例过大，半导体器件中其它结构的形成空间过小，不利于半导体器件中其它结构的形成工艺的进行；若在垂直于第一复合结构和第二复合结构的侧壁的方向上，各层第一复合层和各层第二复合结构的顶部表面的尺寸小于100nm，后续字线插塞的工艺窗口过小，导致一个字线插塞接触阶梯区多层第一复合层的表面。
接着，需要在第一复合结构和第二复合结构中形成栅介质层和沟道层。图8至图10为栅介质层和沟道层形成过程的结构示意图。
参考图8，在阶梯区形成阶梯介质层250，阶梯介质层250暴露出顶层第二复合层230的顶部表面；之后，形成若干贯穿所述第一复合结构和第二复合结构的沟道通孔260，沟道通孔260底部暴露出衬底200表面。
形成沟道通孔260的方法包括：在所述阶梯介质层250和第二复合结构上形成图形化的掩膜层(未图示)，所述图形化的掩膜层定义所述沟道通孔260的位置，其材料为无定型碳；然后以所述图形化的掩膜层为掩膜，刻蚀第一复合结构和第二复合结构，具体的，采用各向异性干刻工艺刻蚀第一复合结构和第二复合结构直至暴露出衬底200的表面，形成沟道通孔260；然后去除定义所述沟道通孔260位置的图形化的掩膜层。
参考图9，图9为在图8基础上朝向阶梯介质层250的俯视图，图8为沿图9中切割线A-A1的剖面结构示意图，图9示出了沟道通孔260的形状和位置，所述沟道通孔260的形状为圆柱体形，所述沟道通孔260分立排列。在其它实施例中，所述沟道通孔的形状为不规则的形状。
参考图10，图10为在图8基础上的示意图，在所述沟道通孔260的底部形成衬底延伸区270；形成衬底延伸区270后，形成栅介质层280、沟道层290和沟道介质层300，栅介质层280位于衬底延伸区270上的沟道通孔260的侧壁、及衬底延伸区270的部分表面，沟道层290位于沟道通孔260内且位于栅介质层280表面；所述沟道介质层300位于沟道通孔260内且被沟道层290包裹。
所述衬底延伸区270的材料和衬底200的材料相同。形成所述衬底延伸区270的工艺为选择性外延生长工艺。所述衬底延伸区270的作用为提高电子迁移率。
形成栅介质层280、沟道层290和沟道介质层300的方法包括：在所述沟道通孔260的底部和侧壁、第二复合结构的顶部表面、以及阶梯介质层250的顶部表面形成栅介质膜；在栅介质膜表面形成第一沟道膜；回刻蚀所述第一沟道膜与栅介质膜，将沟道通孔260底部的栅介质膜和第一沟道膜刻穿并暴露出衬底延伸区270的顶部表面，同时将第二复合结构的顶部表面和阶梯介质层250的顶部表面的第一沟道膜与栅介质膜去除；然后，在第一沟道膜侧壁、沟道通孔260底部、以及第二复合结构的顶部表面和阶梯介质层250的顶部表面形成第二沟道膜；在所述第二沟道膜表面形成填充满所述沟道通孔260的沟道介质膜；回刻蚀沟道介质膜，去除第二复合结构和阶梯介质层250上的沟道介质膜，并去除沟道通孔260中部分高度的沟道介质膜，形成凹陷；在所述凹陷中、以及第二沟道膜表面形成第三沟道膜；平坦化所述第三沟道膜和第二沟道膜直至暴露出第二复合结构和阶梯介质层250的顶部表面，形成栅介质层280、沟道层290和沟道介质层300。
平坦化所述第三沟道膜和第二沟道膜后，第三沟道膜、第二沟道膜和第一沟道膜构成沟道层290。栅介质层280对应所述栅介质膜。沟道介质层300对应所述沟道介质膜。
本实施例中，栅介质层280包括顶部介质层(未图示)、捕获电荷层(未图示)、隧穿介质层(未图示)和保护层(未图示)，所述顶部介质层、捕获电荷层、隧穿介质层和保护层构成的结构称为ONON结构层。在沟道通孔260的侧壁，顶部介质层、捕获电荷层、隧穿介质层和保护层由外向内依次层叠。
所述隧穿介质层和顶部介质层的材料为氧化硅；所述捕获电荷层和保护层的材料为氮化硅。本实施例中，为了使得沟道通孔260侧壁的顶部介质层、捕获电荷层、隧穿介质层和保护层的厚度均匀，形貌良好，选择在炉管中形成顶部介质层、捕获电荷层、隧穿介质层和保护层的材料层。在其它实施例中，也可以采用沉积工艺形成，如原子层沉积工艺形成顶部介质层、捕获电荷层、隧穿介质层和保护层的材料层。
需要说明的是，在其它实施例中，栅介质层280可以为ONO结构层，即栅介质层280仅包括顶部介质层、捕获电荷层和隧穿介质层，不包括保护层，顶部介质层、捕获电荷层和隧穿介质层构成ONO结构层，顶部介质层和隧穿介质层的材料为氧化硅，捕获电荷层的材料为氮化硅。
相比ONO结构层，ONON结构层的形成能够增加3D NAND闪存的寿命。
所述第一沟道膜的材料为多晶硅。在炉管中形成第一沟道膜。第一沟道膜的作用为：刻蚀沟道通孔260底部的栅介质膜和第一沟道膜以暴露出衬底延伸区270的顶部表面的过程中，第一沟道膜能够保护沟道通孔260侧壁的栅介质膜不受到刻蚀损伤。
所述第二沟道膜的材料为多晶硅。在炉管中形成第二沟道膜。
所述沟道介质膜的材料为氧化硅。形成所述沟道介质膜的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。或者，在炉管中形成所述沟道介质膜。
所述沟道介质膜的作用为：使得第二沟道膜的厚度较薄。当第二沟道膜的厚度不及一个晶粒的大小时，能够将第二沟道膜即将形成的晶粒打散，使得阈值电压分布带较窄。在其它实施例中，可以不形成沟道介质膜。
所述第三沟道膜的材料为多晶硅，在炉管中形成第三沟道膜。
平坦化所述第三沟道膜和第二沟道膜的工艺为机械化学研磨工艺或回刻蚀工艺。
形成栅介质层280、沟道层290和沟道介质层300后，对所述沟道层290的顶部进行离子注入，使所述沟道层290的顶部掺杂有离子，从而在所述沟道层290顶部形成漏区(未图示)。
接着，参考图11，形成覆盖所述栅介质层280、沟道层290、第二复合结构和阶梯介质层250的第三绝缘层310。
所述第三绝缘层310的材料为氧化硅、氮氧化硅或碳氧化硅。形成所述第三绝缘层310的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。
参考图12，形成贯穿所述第三绝缘层310和第一复合结构和第二复合结构的源线凹槽320；在所述源线凹槽320底部的衬底200中形成源线掺杂区(未图示)。
参考图13，形成源线掺杂区后，去除所述第一牺牲层221和第二牺牲层231，形成开口330。
参考图14，在所述开口330(参考图13)中形成控制栅340。
所述控制栅340的材料为金属，如钨。形成所述控制栅340的工艺为沉积工艺，如化学气相沉积工艺。形成控制栅340后，位于阶梯区内的多层控制栅340形成自下至上逐层递减的阶梯形。
本实施例中，在形成控制栅340之前，还在所述开口330的侧壁由外向内形成控制栅隔离层(未图示)和阻挡层(未图示)。所述控制栅隔离层的材料为氧化硅；所述阻挡层的材料为氮化钛。
需要说明的是，若在形成控制栅340的过程中，在源线凹槽320中也形成了控制栅340的材料，可以采用各向异性刻蚀工艺去除源线凹槽320中控制栅340的材料。
接着，参考图15，在所述源线凹槽320中形成源线结构350。
所述源线结构350包括位于源线凹槽320的侧壁和底部的源隔离层和位于源隔离层表面的源导电层。所述源隔离层的材料为氧化硅、氮氧化硅或碳氧化硅，所述源导电层的材料为金属，如钨。
需要说明的是，本实施例中，在所述沟道通孔260的侧壁形成栅介质层280；在其它实施例中，在形成控制栅之前，在所述开口内壁形成栅介质层，然后形成控制栅。当在所述开口内壁形成栅介质层的情况下，若需要形成栅隔离层和阻挡层，所述阻挡层位于控制栅和栅介质层之间，所述栅介质层在形成栅隔离层之后形成。
本实施例中，还包括：形成源线结构350后，在阶梯区的各层控制栅110表面分别形成字线插塞；在字线插塞顶部形成字线；形成贯穿所述第三绝缘层310且与所述沟道层290连接的若干位线插塞；形成若干分立的位线，所述位线位于若干位线插塞顶部表面且横跨所述源线结构350。
需要说明的是，当所述第一复合层的层数为两层，且所述第二复合层的层数为两层时，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
当所述第一复合层的层数为两层，且所述第二复合层的层数为三层以上时，以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
当所述第一复合层的层数为三层以上，且所述第二复合层的层数为两层时，以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
当所述第一复合层的层数和所述第二复合层的层数均为三层时，进行一次第一阶梯刻蚀后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
当所述第一复合层的层数为三层，所述第二复合层的层数为四层以上时，进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
当所述第一复合层的层数为四层以上，所述第二复合层的层数为三层时，进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一复合结构和第二复合结构，所述第一复合结构包括核心区域和位于核心区域周围的边缘区域，第二复合结构位于部分核心区域的第一复合结构上，所述第一复合结构包括多层层叠的第一复合层，所述第二复合结构包括多层层叠的第二复合层；
形成第一掩膜层和第二掩膜层，所述第二掩膜层位于部分第二复合结构上，第一掩膜层覆盖第二复合结构外周核心区域的第一复合结构以及第二复合结构的侧壁，且第一掩膜层外周暴露出边缘区域的第一复合结构，第一掩膜层和第二掩膜层之间具有第一环状开口；
以第一掩膜层和第二掩膜层为掩膜，刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数和所述第二复合层的层数均在三层以上时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，进行第一阶梯刻蚀；
所述第一阶梯刻蚀包括：刻蚀第一掩膜层的侧壁和第一环状开口的侧壁，暴露出第二掩膜层周围顶层的第二复合层表面、以及第一掩膜层外周顶层的第一复合层表面；以刻蚀后的第一掩膜层和第二掩膜层为掩膜，刻蚀所暴露出的第一复合层和第二复合层，直至暴露出下一层的第一复合层和下一层的第二复合层。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数和所述第二复合层的层数均为三层时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数为三层，所述第二复合层的层数为四层以上时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
5.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数为四层以上，所述第二复合层的层数为三层时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
6.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数和所述第二复合层的层数均在四层以上时，所述半导体器件的形成方法还包括：进行一次第一阶梯刻蚀后，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层或底层的第二复合层；暴露出底层的第一复合层或底层的第二复合层后，去除所述第一掩膜层和第二掩膜层。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数和第二复合层的层数相同时，在暴露出底层的第一复合层的同时暴露出底层的第二复合层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
8.根据权利要求6所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数大于第二复合层的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第二复合层后，去除所述第一掩膜层和第二掩膜层；所述半导体器件的形成方法还包括：去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
9.根据权利要求6所述的半导体器件的形成方法，其特征在于，当所述第二复合层的层数大于第一复合层的层数时，重复进行第一阶梯刻蚀直至暴露出底层的第一复合层后，去除所述第一掩膜层和第二掩膜层；所述半导体器件的形成方法还包括：去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数为两层，且所述第二复合层的层数为两层时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除第一掩膜层和第二掩膜层，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数为两层，且所述第二复合层的层数为三层以上时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第二复合层进行第二阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述第一复合层的层数为三层以上，且所述第二复合层的层数为两层时，所述半导体器件的形成方法还包括：刻蚀边缘区域一层的第一复合层和第一环状开口底部一层的第二复合层后，去除所述第一掩膜层和第二掩膜层；去除所述第一掩膜层和第二掩膜层后，对第一复合层进行第三阶梯刻蚀，直至多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减。
13.根据权利要求5、8和12中任意一项所述的半导体器件的形成方法，其特征在于，所述第三阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第三掩膜层；刻蚀第三掩膜层的侧壁，暴露出第三掩膜层外周顶层的第一复合层顶部表面；以刻蚀后的第三掩膜层为掩膜，刻蚀所暴露出的第一复合层，直至暴露出下一层的第一复合层。
14.根据权利要求4、9和11中任意一项所述的半导体器件的形成方法，其特征在于，所述第二阶梯刻蚀包括：在第一复合结构和第二复合结构上形成第四掩膜层，所述第四掩膜层中具有第二环状开口，所述第二环状开口暴露出顶层的第二复合层的顶部表面边缘以及顶层的第二复合层外周的第二复合层；以所述第四掩膜层为掩膜，刻蚀所暴露出第二复合层，直至暴露出下一层的第二复合层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，当所述第二复合层的层数比第一复合层多的层数在两层以上时，所述第二阶梯刻蚀还包括：刻蚀第二环状开口的侧壁，暴露出第四掩膜层周围的顶层的第二复合层的顶部表面；以刻蚀后的第四掩膜层为掩膜，刻蚀所暴露出的第二复合层，直至暴露出下一层的第二复合层。
16.根据权利要求3、4、5、7、8、9、10、11和12中任意一项所述的半导体器件的形成方法，其特征在于，形成所述第一掩膜层和第二掩膜层之前，所述第一复合层包括第一牺牲层和位于第一牺牲层表面的第一绝缘层，所述第二复合层包括第二牺牲层和位于第二牺牲层表面的第二绝缘层；所述半导体器件的形成方法还包括：多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，去除第一牺牲层和第二牺牲层，形成开口；在所述开口中形成控制栅。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，且在去除第一牺牲层和第二牺牲层之前，还包括：形成若干贯穿所述第一复合结构和第二复合结构的沟道通孔，所述沟道通孔底部暴露出所述衬底表面；在所述沟道通孔中形成沟道层。
18.根据权利要求16所述的半导体器件的形成方法，其特征在于，多层层叠的第一复合层和多层层叠的第二复合层自底层至顶层呈阶梯形且尺寸逐层递减后，所述第一复合结构和第二复合结构包括阶梯区，位于阶梯区内的多层第一复合层和多层第二复合层自底层至顶层呈阶梯形；形成控制栅后，多层控制栅自底层至顶层呈阶梯形且尺寸逐层递减，位于阶梯区的多层控制栅自底层至顶层呈阶梯形；所述半导体器件的形成方法还包括：在阶梯区的各层控制栅表面分别形成字线插塞。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一复合结构和第二复合结构的形成工艺包括：在所述衬底表面形成第一复合结构膜和位于第一复合结构膜上的第二复合结构膜，第一复合结构膜包括多层层叠的第一复合膜，第二复合结构膜包括多层层叠的第二复合膜；在第二复合结构膜的部分表面形成第一掩膜结构；以第一掩膜结构为掩膜，刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底表面，形成所述第一复合结构和位于第一复合结构上的第二复合中间结构；刻蚀第一复合结构膜和第二复合结构膜直至暴露出衬底表面后，去除第一掩膜结构；去除所述第一掩膜结构后，在所述第二复合中间结构的部分表面形成第二掩膜结构；以所述第二掩膜结构为掩膜，刻蚀第二复合中间结构直至暴露出第一复合结构表面，形成所述第二复合结构；刻蚀第二复合中间结构直至暴露出第一复合结构表面后，去除所述第二掩膜结构。
20.一种根据权利要求1至19任意一项方法形成的半导体器件。
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