JP2022501834A - 三次元メモリデバイス及びそれを形成するための方法 - Google Patents

三次元メモリデバイス及びそれを形成するための方法 Download PDF

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Abstract

自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を開示している。一例では、３Ｄメモリデバイスを形成するための方法が開示されている。誘電体スタックが基板上に形成される。本誘電体スタックは、基板上で交互配置されている第１の誘電体層及び第２の誘電体層を含む。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。蒸着酸化膜、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。メモリスタックは、交互配置されている導電体層及び第２の誘電体層を含み、本誘電体スタック内の第１の誘電体層を導電体層に置き換えることによって形成される。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその形成方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれ、平面処理及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、平面メモリセルのメモリ密度は上限に近づくことになる。
３Ｄメモリ構造により、平面メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。
自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を、本明細書に開示している。
一例では、３Ｄメモリデバイスを形成するための方法が開示されている。誘電体スタックが基板上に形成される。この誘電体スタックは、基板上で交互配置されている第１の誘電体層及び第２の誘電体層を含む。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。蒸着酸化膜、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。メモリスタックは、交互配置されている導電体層及び第２の誘電体層を含み、本誘電体スタック内の第１の誘電体層を導電体層に置き換えることによって形成される。
別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の誘電体層及び第２の誘電体層を含む誘電体スタックが、基板上に形成される。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。本誘電体スタック内の第１の誘電体層を導電体層に置き換えることにより、交互配置されている導電体層及び第２の誘電体層を含むメモリスタックが形成される。
さらに別の例では、３Ｄメモリデバイスは、基板と、この基板上に配置され、かつ交互配置されている導電体層及び誘電体層を含むメモリスタックと、このメモリスタックを貫通して垂直方向に延在するチャネル構造と、を備える。このチャネル構造は、交互配置されている導電体層及び酸化物誘電体層に当接している自然酸化膜を含む。
本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。
本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、別の典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイスを形成するための、典型的な方法のフローチャートを示す。 本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイスを形成するための、別の典型的な方法のフローチャートを示す。
本開示の実施形態を、添付の図面を参照しながら説明する。
特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、若しくは特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中に互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又は複数の誘電体層と、を含み得る。
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素若しくはプロセス工程の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板に対して垂直に配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは、メモリ膜は通常、酸化シリコンのトンネル層、窒化シリコンの電荷トラップ層、及び酸化シリコンのブロッキング層を含む複合誘電体層である。ブロッキング層は、ゲートからの電子注入を防止し、チャネル電界を調整し、かつ電荷損失を抑制することにより、プログラム速度、軽減深度、及びデバイス信頼性を向上させることができる。ブロッキング層は通常、酸化シリコン又は酸化アルミニウム（Ａｌ２Ｏ３）などの高誘電率（ｈｉｇｈ‐ｋ）誘電体から作製されている。
既存の３Ｄ ＮＡＮＤメモリデバイスでは、誘電体スタック（たとえば、交互配置されている酸化シリコン層及び窒化シリコン層を含む）を貫通エッチングしてチャネルホールを形成した後、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）又は原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）などのコンフォーマルな薄膜蒸着プロセスを用いて、各チャネルホールの側壁に沿ってブロッキング層が蒸着されている。しかしながら、その後のゲート置換プロセス中、とりわけ湿式エッチングを用いて誘電体スタック内の窒化シリコン層を除去する際に、エッチャントによってブロッキング層の一部がエッチングされることが避けられず、これによってブロッキング層に損傷が発生して、３Ｄ ＮＡＮＤメモリデバイスの動作性が損なわれることになる。
本開示による様々な実施形態は、自然酸化膜を使用して、３Ｄメモリデバイスのメモリ膜内のブロッキング層を、その後のゲート置換プロセス中の損傷から保護するための、効果的な構造及び方法を提供するものである。いくつかの実施形態では、窒化シリコン層においてチャネルホールの側壁に当接している部分を、メモリ膜を蒸着する前に酸化させて、自然酸化物を形成している。本自然酸化膜を保護層として機能させることにより、その後のゲート置換プロセス中に、本自然酸化膜がエッチャントによって完全にエッチングされていない限り、ブロッキング層が損なわれないままとなり得るようにすることができる。本開示の様々な実施形態によれば、本自然酸化膜がブロッキング層の一部となり得るか、又はそれ自体がブロッキング層として機能できるように、本自然酸化膜の厚さを種々の範囲に制御することができる。
図１Ａは、本開示のいくつかの実施形態による、自然酸化膜１２８を有するチャネル構造１１２Ａを備えた、典型的な３Ｄメモリデバイス１００の断面を示す。３Ｄメモリデバイス１００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、又はその他の適切な材料を含み得る基板１０２を備え得る。いくつかの実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、又はそれらの任意の組み合わせによって薄肉化されている薄肉基板（たとえば、半導体層）である。なお、３Ｄメモリデバイス１００内の構成要素の空間的相関関係をさらに示すために、図１Ａにはｘ軸及びｙ軸が含まれている。３Ｄメモリデバイス１００の基板１０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの側面（たとえば、上面及び底面）を含む。本明細書で使用する場合、１つの構成要素（たとえば、層又はデバイス）が、３Ｄメモリデバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に３Ｄメモリデバイスの最下平面内に位置決めされたときに、３Ｄメモリデバイスの基板（たとえば、基板１０２）に対してｙ方向（すなわち、垂直方向）において判定される。空間的相関関係を説明するための同一の概念が、本開示全体にわたって適用されている。
３Ｄメモリデバイス１００を、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスやメモリアレイデバイス）が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理及びメモリアレイデバイス処理の畳み込みにより、その形成には別途制限が生じることになる。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の形成は、同じ基板上に形成されているか、又は形成される予定の周辺デバイスと関連する熱履歴によって制約を受けるものである。
あるいは、３Ｄメモリデバイス１００を、非モノリシック３Ｄメモリデバイスの一部とすることができ、この場合、構成要素（たとえば、周辺デバイスやメモリアレイデバイス）は異なる基板上に別々に形成され、次いで、たとえば対向して接合され得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板１０２）は、接合済みの非モノリシック３Ｄメモリデバイスの基板として残存し、また、周辺デバイス（たとえば、ページバッファ、デコーダ、及びラッチなど、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、及び／又は混合信号周辺回路を含むが、図示せず）は、ハイブリッド接合を行うために、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって反転して下向きになる。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板１０２）が、ハイブリッド接合を行うために、周辺デバイス（図示せず）に向かって反転して下向きになり、その結果、接合済みの非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスよりも上側になるようにしていることが理解される。
いくつかの実施形態では、３Ｄメモリデバイス１００は、基板１０２の上側でそれぞれが垂直方向に延在するＮＡＮＤメモリストリング１１０のアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュ・メモリ・デバイスである。このメモリアレイデバイスは、それぞれが誘電体層１０６及び導電体層を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を貫通して延在しているＮＡＮＤメモリストリング１１０を含み得る。積層されている導電体層／誘電体層対を、本明細書では「メモリスタック」１０４とも呼んでいる。メモリスタック１０４内の導電体層／誘電体層対の数（たとえば、３２、６４、９６、又は１２８）により、３Ｄメモリデバイス１００内のメモリセルの数が決まる。メモリスタック１０４内の導電体層１０８と誘電体層１０６とは、垂直方向に交互に並び得る。すなわち、メモリスタック１０４の上部及び下部にあるものを除いて、導電体層１０８にはそれぞれ、両側で２つの誘電体層１０６が隣接し得、また誘電体層１０６にはそれぞれ、両側で２つの導電体層１０８が隣接し得る。導電体層１０８はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。同様に、誘電体層１０６はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。導電体層１０８は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。誘電体層１０６は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。いくつかの実施形態では、基板１０２とメモリスタック１０４との間に絶縁層１１８が形成され、この絶縁層１１８は、酸化シリコンなどの誘電体材料を含む。
図１Ａに示すように、ＮＡＮＤメモリストリング１１０は、メモリスタック１０４を貫通して垂直方向に延在するチャネル構造１１２Ａを含み得る。チャネル構造１１２Ａは、半導体材料（複数可）（たとえば、右側の拡大図で図示する半導体チャネル１３２として）及び誘電体材料（複数可）（たとえば、右側の拡大図で図示するメモリ膜１２０として）で充填されているチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル１３２は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜１２０は、トンネル層１２６、蓄積層１２４（「電荷トラップ層」としても知られる）、及びブロッキング層１３０を含む複合層である。チャネル構造１１２Ａの残りの空間は、酸化シリコンなどの誘電体材料を含むキャッピング層１３４で部分的に、又は完全に充填され得る。チャネル構造１１２Ａは、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、キャッピング層１３４、半導体チャネル１３２、トンネル層１２６、蓄積層１２４、及びブロッキング層１３０は、柱の中心から外面に向かって半径方向に、この順序で配置されている。トンネル層１２６は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層１２４は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。
図１Ａに示すように、チャネル構造１１２Ａのブロッキング層１３０を、（ｉ）メモリスタック１０４において交互配置されている導電体層１０８及び誘電体層１０６に当接している自然酸化膜１２８と、（ｉｉ）（自然酸化膜１２８と蓄積層１２４との間で）自然酸化膜１２８と接触している蒸着酸化膜１２２と、を含む複合層とすることができる。いくつかの実施形態では、自然酸化膜１２８は、導電体層１０８に置き換えられている誘電体層（たとえば、窒化シリコン層）において、チャネル構造１１２Ａの側壁に当接している部分の自然酸化物と、誘電体層１０６（たとえば、酸化シリコン層）において、チャネル構造１１２Ａの側壁に当接している部分と、を含む。すなわち、チャネル構造１１２Ａ内の自然酸化膜１２８は、蒸着酸化膜１２２と共にブロッキング層１３０を形成するため、蓄積層１２４と接触してはいない。
以下に詳述しているように、この自然酸化膜１２８は、熱酸化又は湿式化学酸化（たとえば、オゾンを含有する化学物質を使用する）などの任意の適切な方法で形成され得る。薄膜蒸着プロセスを用いて、構造の表面に酸化物（たとえば、酸化シリコン）を蒸着することで形成できる蒸着酸化膜１２２と比較すると、自然酸化膜１２８は、当該構造それ自体の酸化物である。自然酸化膜１２８と蒸着酸化膜１２２とが酸化シリコンなどの同じ酸化物材料を含む場合、自然酸化膜１２８及び蒸着酸化膜１２２を形成する特定のプロセスに依存して、自然酸化膜１２８と蒸着酸化膜１２２との間の界面を識別するのが困難となる可能性があることが理解される。自然酸化膜１２８が熱酸化によって形成されるいくつかの実施形態では、蒸着酸化膜１２２のものよりも界面がより清浄になる（たとえば、界面のダングリングボンドが少なくなる）ため、蒸着酸化膜１２２よりも自然酸化膜１２８の品質が高くなる（たとえば、高密度であり、かつ／又は高絶縁耐力である）。
誘電体層１０６が酸化シリコンを含み、また導電体層１０８に置き換えられている誘電体層が窒化シリコンを含むいくつかの実施形態では、自然酸化膜１２８は、誘電体層１０６の一部と、窒化シリコン層の自然酸化物との両方に由来する酸化シリコンを含む。酸化プロセス（たとえば、窒素原子とイオンとが自然酸化物から除去される程度）に依存して、自然酸化物は完全に酸化シリコンであり得、また完全に酸窒化シリコンであり得、また酸化シリコンと酸窒化シリコンとの混合物であり得ることが理解される。結果として、いくつかの実施形態では、自然酸化膜１２８は酸化シリコンと酸窒化シリコンとの両方を含む。蒸着酸化膜１２２は、自然酸化膜１２８と同じ酸化物材料又は異なる酸化物材料を含み得る。たとえば、蒸着酸化膜１２２は、酸化シリコン、酸窒化シリコン、ｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせを含み得る。
いくつかの実施形態では、自然酸化膜１２８の厚さは約０．５ ｎｍ〜約５ ｎｍ、たとえば０．５ ｎｍ〜５ ｎｍ（たとえば、０．５ ｎｍ、１ ｎｍ、１．５ ｎｍ、２ ｎｍ、２．５ ｎｍ、３ ｎｍ、３．５ ｎｍ、４ ｎｍ、４．５ ｎｍ、５ ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。いくつかの実施形態では、自然酸化膜１２８の厚さは約０．５ ｎｍ〜約３ ｎｍ、たとえば０．５ ｎｍ〜３ ｎｍである。いくつかの実施形態では、自然酸化膜１２８の厚さは約１ ｎｍ、たとえば１ ｎｍである。いくつかの実施形態では、自然酸化膜１２８の厚さと蒸着酸化膜１２２の厚さとの合計厚さ（すなわち、ブロッキング層１３０の厚さ）は約約４ ｎｍ〜約８ ｎｍ、たとえば４ ｎｍ〜８ ｎｍである。したがって、蒸着酸化膜の厚さを、約７．５ ｎｍ以下とすることができる。
いくつかの実施形態では、メモリスタック１０４内の導電体層１０８（それぞれがワード線の一部である）は、ＮＡＮＤメモリストリング１１０内のメモリセルのゲート導電体として機能している。導電体層１０８は複数のＮＡＮＤメモリセルにおける複数の制御ゲートを含み得、かつメモリスタック１０４の縁部で終端するワード線として、横方向に延在し得る（たとえば、メモリスタック１０４の階段構造において）。いくつかの実施形態では、ＮＡＮＤメモリストリング１１０内のメモリセルトランジスタは、タングステンから作製されているゲート導電体（すなわち、導電体層１０８においてチャネル構造１１２Ａに当接している部分）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）又はタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）、ｈｉｇｈ‐ｋ誘電体材料から作製されているゲート誘電体層（図示せず）、及びポリシリコンを含むチャネル構造１１２Ａを備える。
いくつかの実施形態では、ＮＡＮＤメモリストリング１１０は、ＮＡＮＤメモリストリング１１０の下部（たとえば、下端）に半導体プラグ１１４をさらに含む。本明細書で使用する場合において、基板１０２が３Ｄメモリデバイス１００の最下平面に位置しているときは、構成要素（たとえば、ＮＡＮＤメモリストリング１１０）の「上端」は、基板１０２からｙ方向にさらに離隔している端部であり、またその構成要素（たとえば、ＮＡＮＤメモリストリング１１０）の「下端」は、基板１０２に対してｙ方向により接近している端部である。半導体プラグ１１４は、基板１０２から任意の適切な方向にエピタキシャル成長した、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ１１４が、基板１０２の材料と同じである単結晶シリコンを含むことが理解される。すなわち、半導体プラグ１１４は、基板１０２とその材料が同じである、エピタキシャル成長した半導体層を含み得る。いくつかの実施形態では、半導体プラグ１１４の一部は、基板１０２の上面よりも上側にあり、半導体チャネル１３２と接触している。半導体プラグ１１４は、ＮＡＮＤメモリストリング１１０のソース選択ゲートによって制御されるチャネルとして機能し得る。
いくつかの実施形態では、ＮＡＮＤメモリストリング１１０は、ＮＡＮＤメモリストリング１１０の上部に（たとえば、上端に）チャネルプラグ１１６をさらに含む。チャネルプラグ１１６は、半導体チャネル１３２の上端と接触し得る。チャネルプラグ１１６は、半導体材料（たとえば、ポリシリコン）又は導電性材料（たとえば、金属）を含み得る。いくつかの実施形態では、チャネルプラグ１１６は、接着層としてのＴｉ／ＴｉＮ又はＴａ／ＴａＮと、導電体としてのタングステンとで充填されている開口部を含む。３Ｄメモリデバイス１００の形成中にチャネル構造１１２Ａの上端を覆うことにより、チャネルプラグ１１６は、チャネル構造１１２Ａに充填されている酸化シリコン及び窒化シリコンなどの誘電体のエッチングを防止するためのエッチング停止層として機能し得る。いくつかの実施形態では、チャネルプラグ１１６は、ＮＡＮＤメモリストリング１１０のドレインとしても機能している。
図１Ｂは、本開示のいくつかの実施形態による、自然酸化膜１２８を有するチャネル構造１１２Ｂを備えた、別の典型的な３Ｄメモリデバイス１０１の断面を示す。図１Ａで上述している３Ｄメモリデバイス１００と同様に、３Ｄメモリデバイス１０１は、自然酸化膜を有するチャネル構造を備えた、３Ｄメモリデバイスの例を示す。自然酸化膜１２８と蒸着酸化膜１２２とが共にブロッキング層１３０を形成している、図１Ａで上述している３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１０１内のチャネル構造１１２Ｂは、ブロッキング層１３０の一部として蒸着酸化膜を含んでおらず、その結果、自然酸化膜１２８自体が３Ｄメモリデバイス１０１のブロッキング層となるようにしている。３Ｄメモリデバイス１００及び１０１の両方における同様の構造（たとえば、材料、形成プロセス、機能など）の詳細については、以下で繰り返さなくてもよいことが理解される。
図１Ｂに示すように、ＮＡＮＤメモリストリング１１１は、メモリスタック１０４を貫通して垂直方向に延在するチャネル構造１１２Ｂを含み得る。チャネル構造１１２Ｂは、半導体材料（複数可）（たとえば、右側の拡大図で図示する半導体チャネル１３２として）及び誘電体材料（複数可）（たとえば、右側の拡大図で図示するメモリ膜１２０として）で充填されているチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル１３２は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜１２０は、トンネル層１２６、蓄積層１２４（「電荷トラップ層」としても知られる）、及びブロッキング層（自然酸化膜）１２８を含む複合層である。チャネル構造１１２Ｂの残りの空間は、酸化シリコンなどの誘電体材料を含むキャッピング層１３４で部分的に、又は完全に充填され得る。チャネル構造１１２Ｂは、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、キャッピング層１３４、半導体チャネル１３２、トンネル層１２６、蓄積層１２４、及びブロッキング層１２８は、柱の中心から外面に向かって半径方向に、この順序で配置されている。トンネル層１２６は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層１２４は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。
図１Ｂに示すように、チャネル構造１１２Ｂのブロッキング層１２８を、メモリスタック１０４において交互配置されている導電体層１０８及び誘電体層１０６に当接しており、かつ（メモリスタック１０４と蓄積層１２４との間で）蓄積層１２４と接触している自然酸化膜１２８とすることができる。蓄積層１２４が窒化シリコン層又は酸窒化シリコン層を含むいくつかの実施形態では、自然酸化膜１２８はこれらの窒化シリコン層又は酸窒化シリコン層と接触している。いくつかの実施形態では、自然酸化膜１２８は、導電体層１０８に置き換えられている誘電体層（たとえば、窒化シリコン層）において、チャネル構造１１２Ｂの側壁に当接している部分の自然酸化物と、誘電体層１０６（たとえば、酸化シリコン層）において、チャネル構造１１２Ｂの側壁に当接している部分と、を含む。誘電体層１０６が酸化シリコンを含み、また導電体層１０８に置き換えられている誘電体層が窒化シリコンを含むいくつかの実施形態では、自然酸化膜１２８は、誘電体層１０６の一部と、窒化シリコン層の自然酸化物との両方に由来する酸化シリコンを含む。酸化プロセス（たとえば、窒素原子とイオンとが自然酸化物から除去される程度）に依存して、自然酸化物は完全に酸化シリコンであり得、また完全に酸窒化シリコンであり得、また酸化シリコンと酸窒化シリコンとの混合物であり得ることが理解される。結果として、いくつかの実施形態では、自然酸化膜１２８は酸化シリコンと酸窒化シリコンとの両方を含む。
いくつかの実施形態では、自然酸化膜１２８の厚さ（すなわち、ブロッキング層の厚さ）は約４ ｎｍ〜約８ ｎｍ、たとえば４ ｎｍ〜８ ｎｍ（たとえば、４ ｎｍ、４．５ ｎｍ、５ ｎｍ、５．５ ｎｍ、６ ｎｍ、６．５ ｎｍ、７ ｎｍ、７．５ ｎｍ、８ ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。いくつかの実施形態では、チャネル構造１１２Ｂのブロッキング層が自然酸化膜１２８のみを含むので、チャネル構造１１２Ｂ内の自然酸化膜１２８の厚さは、チャネル構造１１２Ａ内の自然酸化膜１２８の厚さよりも厚い。たとえば、自然酸化膜１２８の厚さは約５ ｎｍ〜約８ ｎｍ、たとえば５ ｎｍ〜８ ｎｍである。いくつかの実施形態では、自然酸化膜１２８の厚さは約６ ｎｍ、たとえば６ ｎｍである。
図２Ａ〜図２Ｇは、本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。図３は、本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイスを形成するための、典型的な方法３００のフローチャートを示す。図４は、本開示のいくつかの実施形態による、自然酸化膜を有するチャネル構造を備えた３Ｄメモリデバイスを形成するための、別の典型的な方法４００のフローチャートを示す。図２Ａ〜図２Ｇ及び図３〜図４に示す３Ｄメモリデバイスの例には、図１Ａ〜図１Ｂに示す３Ｄメモリデバイス１００及び１０１が含まれる。図２Ａ〜図２Ｇ及び図３〜図４については併せて説明する。方法３００及び４００に示す工程は網羅的なものではなく、他の工程も、図示している工程のいずれかの前、後、又は合間に実行され得ることが理解される。さらに、一部の工程は同時に、又は図３〜図４に示すものとは異なる順序で実行されてもよい。
図３を参照すると、方法３００は工程３０２から開始され、ここで、基板上に誘電体スタックが形成される。同様に、図４を参照すると、方法４００は工程４０２から開始され、ここで、基板上に誘電体スタックが形成される。この基板をシリコン基板とすることができる。この誘電体スタックは、交互配置されている第１の誘電体層及び第２の誘電体層を含み得る。いくつかの実施形態では、第１の誘電体層はそれぞれ窒化シリコンを含み、第２の誘電体層はそれぞれ酸化シリコンを含む。
図２Ａを参照すると、交互配置されている第１の誘電体層２０８及び第２の誘電体層２０６を含む誘電体スタック２０４が、シリコン基板２０２上に形成される。いくつかの実施形態では、誘電体スタック２０４を形成する前に、シリコン基板２０２上に、酸化シリコンなどの誘電体材料を蒸着するか、又は熱酸化を行うことにより、誘電体スタック２０４とシリコン基板２０２との間に絶縁層２１２が形成される。第１の誘電体層２０８及び第２の誘電体層２０６がシリコン基板２０２上に交互に蒸着されることにより、誘電体スタック２０４が形成され得る。いくつかの実施形態では、第２の誘電体層２０６はそれぞれ酸化シリコンの層を含み、第１の誘電体層２０８（「犠牲層」としても知られる）はそれぞれ窒化シリコンの層を含む。誘電体スタック２０４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図３に示すように、方法３００は工程３０４に進み、ここで、誘電体スタックを貫通して垂直方向に延在する開口部が形成される。同様に、図４に示すように、方法４００は工程４０４に進み、ここで、誘電体スタックを貫通して垂直方向に延在する開口部が形成される。
図２Ａに示すように、誘電体スタック２０４を貫通して垂直方向に延在するチャネルホール２１０が形成される。いくつかの実施形態では、複数のチャネルホール２１０が誘電体スタック２０４に貫通形成され、その結果、これらのチャネルホール２１０がそれぞれ、その後のプロセスで個々のＮＡＮＤメモリストリングを成長させるための場所となるようにしている。いくつかの実施形態では、チャネルホール２１０を形成する形成プロセスには、湿式エッチング、及び／又はディープイオン反応性エッチング（ｄｅｅｐ‐ｉｏｎ ｒｅａｃｔｉｖｅ ｅｔｃｈｉｎｇ：ＤＲＩＥ）などの乾式エッチングが含まれる。いくつかの実施形態では、チャネルホール２１０は、シリコン基板２０２の上部を貫通してさらに延在している。誘電体スタック２０４に貫通エッチングを行うプロセスは、シリコン基板２０２の上面で停止しなくてもよく、さらにシリコン基板２０２の一部をエッチングし続けてもよい。いくつかの実施形態では、誘電体スタック２０４の貫通エッチングを行った後、別のエッチングプロセスを用いて、シリコン基板２０２の一部をエッチングする。
図３に示すように、方法３００は工程３０６に進み、ここで、当該開口部の下部に半導体プラグが形成される。同様に、図４に示すように、方法４００は工程４０６に進み、ここで、当該開口部の下部に半導体プラグが形成される。この半導体プラグを、第１の開口部の下部で、基板からエピタキシャル成長させることができる。いくつかの実施形態では、この半導体プラグは、エピタキシャル成長したシリコンプラグである。
図２Ａに示すように、シリコン基板２０２から任意の適切な方向（たとえば、底面及び／又は側面から）にエピタキシャル成長させた単結晶シリコンで、チャネルホール２１０の下部を充填することによって、シリコンプラグ２１４が形成され得る。エピタキシャル成長型シリコンプラグ２１４の形成プロセスは、気相エピタキシー（ｖａｐｏｒ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＶＰＥ）、液相エピタキシー（ｌｉｑｕｉｄ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ‐ｂｅａｍ ｅｐｉｔａｘｙ：ＭＰＥ）、又はそれらの任意の組み合わせを含み得るが、これらに限定されない。
図３に示すように、方法３００は工程３０８に進み、ここで、当該開口部の側壁に沿って自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。いくつかの実施形態では、本自然酸化膜を形成するために、第１の誘電体層において当該開口部の側壁に当接している部分を酸化させて、自然酸化物となるようにしている。本自然酸化膜は、熱酸化又は湿式化学酸化によって形成され得る。いくつかの実施形態では、本自然酸化膜の厚さは約０．５ ｎｍ〜約５ ｎｍ、たとえば約１ ｎｍである。本自然酸化膜は、第２の誘電体層において当該開口部の側壁に当接している部分を含み得る。
同様に、図４に示すように、方法４００は工程４０８に進み、ここで、当該開口部の側壁に沿って自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。いくつかの実施形態では、本自然酸化膜を形成するために、第１の誘電体層において当該開口部の側壁に当接している部分は、自然酸化物になるよう酸化される。本自然酸化膜は、熱酸化又は湿式化学酸化によって形成され得る。いくつかの実施形態では、本自然酸化膜の厚さは約４ ｎｍ〜約８ ｎｍ、たとえば約６ ｎｍである。本自然酸化膜は、第２の誘電体層において当該開口部の側壁に当接している部分を含み得る。
図２Ｂに示すように、チャネルホール２１０の側壁に沿って自然酸化膜２２８が形成される。いくつかの実施形態では、自然酸化膜２２８は、チャネルホール２１０の側壁を完全に覆っている。自然酸化膜２２８の厚さを約０．５ ｎｍ〜約５ ｎｍ、たとえば０．５ ｎｍ〜５ ｎｍ（たとえば、０．５ ｎｍ、１ ｎｍ、１．５ ｎｍ、２ ｎｍ、２．５ ｎｍ、３ ｎｍ、３．５ ｎｍ、４ ｎｍ、４．５ ｎｍ、５ ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）とすることができる。いくつかの実施形態では、自然酸化膜２２８の厚さは約０．５ ｎｍ〜約３ ｎｍ、たとえば０．５ ｎｍ〜３ ｎｍである。いくつかの実施形態では、自然酸化膜２２８の厚さは約１ ｎｍ、たとえば１ ｎｍである。別の例では、自然酸化膜２２８の厚さを約４ ｎｍ〜約８ ｎｍ、たとえば４ ｎｍ〜８ ｎｍ（たとえば、４ ｎｍ、４．５ ｎｍ、５ ｎｍ、５．５ ｎｍ、６ ｎｍ、６．５ ｎｍ、７ ｎｍ、７．５ ｎｍ、８ ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）とすることができる。いくつかの実施形態では、自然酸化膜２２８の厚さは約５ ｎｍ〜約８ ｎｍ、たとえば５ ｎｍ〜８ ｎｍである。いくつかの実施形態では、自然酸化膜２２８の厚さは約６ ｎｍ、たとえば６ ｎｍである。自然酸化膜２２８の異なる厚さ範囲を、異なる例、たとえば、以下に詳述しているように、図２Ｄ及び図２Ｅで使用することができる。
自然酸化膜２２８は、チャネルホール２１０（第１の誘電体層２０８の左側部分を含む）の側壁を酸化させて、厚さが上述した範囲内となる自然酸化物を形成することにより、形成され得る。いくつかの実施形態では、第１の誘電体層２０８においてチャネルホール２１０の側壁に当接している部分が有する自然酸化物は、熱酸化プロセスによって酸化されている。酸化剤として分子状酸素を使用する乾式酸化、又は酸化剤として水蒸気を使用する湿式酸化のいずれを用いても、たとえば約８５０℃以下の温度で自然酸化物を形成することができる。いくつかの実施形態では、この熱酸化は約５００℃〜約８５０℃、たとえば５００℃〜８５０℃（たとえば、５００℃、５５０℃、６００℃、６５０℃、７００℃、７５０℃、８００℃、８５０℃、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）で実行される。いくつかの実施形態では、この熱酸化は約７００℃、たとえば７００℃で実行される。熱酸化物は、誘電体スタック２０４から消費されるシリコンと、周囲空気から供給される酸素とを取り込むので、自然酸化膜２２８は、誘電体スタック２０４内へと右側にも、そして誘電体スタック２０４から左側にも成長し得、その結果、本自然酸化膜の厚さの一部がチャネルホール２１０の元の側壁表面上に重なり得、また一部が誘電体スタック２０４の内側に存在し得る。ここで結果として得られる自然酸化膜の厚さは、熱酸化温度及び／又は熱酸化時間によって制御され得る。
いくつかの実施形態では、第１の誘電体層２０８においてチャネルホール２１０の側壁に当接している部分の自然酸化物を、湿式化学酸化プロセスによって酸化させている。オゾンを含有する湿式化学物質を使用して、第１の誘電体層２０８においてチャネルホール２１０の側壁に当接している部分を酸化させることにより、自然酸化物を形成することができる。いくつかの実施形態では、この湿式化学物質は、フッ化水素酸とオゾンとの混合物（たとえば、ＦＯＭ）である。たとえば、超純水中のフッ化水素酸濃度は４９％である。ここで結果として得られる自然酸化膜の厚さは、湿式化学組成、湿式化学処理温度、及び／又は湿式化学処理時間によって制御され得る。酸素ガス及び水素ガスを使用して、蒸気状の水を生成するインサイチュ蒸気生成（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ：ＩＳＳＧ）プロセスなど、その他の適切なプロセスを用いて自然酸化膜２２８を形成できることが理解される。
いくつかの実施形態では、第１の誘電体層２０８は窒化シリコンを含み、第２の誘電体層２０６は酸化シリコンを含む。第１の誘電体層２０８内の窒化シリコンが酸化することにより、酸窒化シリコンが生成され得、この酸窒化シリコンは、酸化シリコンと共に自然酸化膜２２８内にとどまるか、又は 任意の適切なプロセスを用いて、自然酸化膜２２８から部分的に、若しくは完全に除去され得る。それでもなお、自然酸化膜２２８は、第２の誘電体層２０６からの酸化シリコン、及び／又は第１の誘電体層２０８が有する自然酸化物を含み得る。
図３に示すように、方法３００は工程３１０に進み、ここで、ブロッキング層、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。いくつかの実施形態では、ブロッキング層を形成するために、本自然酸化膜上に酸化シリコン層が蒸着される。この酸化シリコン層は、ＡＬＤによって蒸着され得る。
図２Ｃに示すように、自然酸化膜２２８上に蒸着酸化膜２２２が形成される。いくつかの実施形態では、この蒸着酸化膜２２２は、誘電体スタック２０４（図２Ａに図示）の側壁の深さ全体に沿って、自然酸化膜２２８を完全に覆っている。蒸着酸化膜２２２及び自然酸化膜２２８を含む複合層は、３Ｄメモリデバイスのブロッキング層２３０となり得る。本例のブロッキング層２３０は蒸着酸化膜２２２を有する複合層であるため、自然酸化膜２２８の厚さを、上記で詳述したように、約０．５ ｎｍ〜約 ５ｎｍなどの比較的薄い範囲内とすることができる。いくつかの実施形態では、自然酸化膜２２８の厚さと蒸着酸化膜２２２の厚さとの合計厚さ（すなわち、ブロッキング層２３０の厚さ）は約約４ ｎｍ〜約８ ｎｍ、たとえば４ ｎｍ〜８ ｎｍである。蒸着酸化膜の厚さを、約７．５ ｎｍ以下とすることができる。ＡＬＤ及びＣＶＤなどの１つ又は複数のコンフォーマルな薄膜蒸着プロセスを用いて、上述した範囲内の厚さで、酸化シリコンなどの酸化物材料によるコンフォーマル層を蒸着することによって、蒸着酸化膜２２２が形成され得る。いくつかの実施形態では、自然酸化膜２２８上に蒸着酸化膜２２２を形成するように、酸化シリコン層がＡＬＤによって蒸着される。
図２Ｄに示すように、チャネルホール２１０（図２Ｃに図示）の側壁に沿って、メモリ膜２２０（ブロッキング層２３０、蓄積層２２４、及びトンネル層２２６を含む）が形成される。蓄積層２２４（たとえば、窒化シリコン層又は酸窒化シリコン層）及びトンネル層２２６（たとえば、酸化シリコン層）が、続けてこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、ブロッキング層２３０の蒸着酸化膜２２２上に蒸着され得る。いくつかの実施形態では、メモリ膜２２０は、チャネルホール２１０の側壁を完全に覆うことができる。図２Ｄに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、メモリ膜２２０のトンネル層２２６上に半導体チャネル２３２が形成される。いくつかの実施形態では、半導体チャネル２３２はポリシリコンを含む。図２Ｄに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、酸化シリコン層などのキャッピング層２３４がチャネルホール２１０内に、チャネルホール２１０の残りの空間を完全に、又は部分的に充填するように形成される。したがって、ブロッキング層２３０（自然酸化膜２２８及び蒸着酸化膜２２２を有する）、蓄積層２２４、トンネル層２２６、半導体チャネル２３２、及びキャッピング層２３４を含むチャネル構造２０１Ａが、図２Ｄに示すように形成される。自然酸化膜２２８は、誘電体スタック２０４において交互配置されている誘電体層２０６及び２０８と接触している、チャネル構造２０１Ａの最外層であり得る。
図４を参照すると、別の例において、図４に示すように方法４００は工程４１０に進み、ここで、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。いくつかの実施形態では、蓄積層を形成するために、本自然酸化膜上に窒化シリコン層又は酸窒化シリコン層が蒸着される。
図２Ｅに示すように、自然酸化膜２２８が単独でブロッキング層になる。本例のブロッキング層２３０は蒸着酸化膜を含まず、自然酸化膜２２８のみを含むので、自然酸化膜２２８の厚さを、上記で詳述したように、約４ ｎｍ〜約８ ｎｍなどの比較的厚い範囲内とすることができる。チャネルホール２１０（図２Ｃに図示）の側壁に沿って、メモリ膜２２０（ブロッキング層２２８、蓄積層２２４、及びトンネル層２２６を含む）が形成される。蓄積層２２４（たとえば、窒化シリコン層又は酸窒化シリコン層）及びトンネル層２２６（たとえば、酸化シリコン層）が、続けてこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、自然酸化膜２２８上に蒸着され得る。いくつかの実施形態では、自然酸化膜２２８上に、窒化シリコン層又は酸窒化シリコン層が蓄積層２２４として蒸着される。いくつかの実施形態では、メモリ膜２２０は、チャネルホール２１０の側壁を完全に覆うことができる。
図２Ｅに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、メモリ膜２２０のトンネル層２２６上に半導体チャネル２３２が形成される。いくつかの実施形態では、半導体チャネル２３２はポリシリコンを含む。図２Ｅに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、酸化シリコン層などのキャッピング層２３４がチャネルホール２１０内に、チャネルホール２１０の残りの空間を完全に、又は部分的に充填するように形成される。したがって、ブロッキング層２２８（すなわち、自然酸化膜２２８）、蓄積層２２４、トンネル層２２６、半導体チャネル２３２、及びキャッピング層２３４を含むチャネル構造２０１Ｂが、図２Ｅに示すように形成される。自然酸化膜２２８は、誘電体スタック２０４において交互配置されている誘電体層２０６及び２０８と接触している、チャネル構造２０１Ｂの最外層であり得る。
図３に示すように、方法３００は工程３１２に進み、ここで、ゲート置換によってメモリスタックが形成される。同様に、図４に示すように、方法４００は工程４１２に進み、ここで、ゲート置換によってメモリスタックが形成される。このメモリスタックは、交互配置されている導電体層及び第２の誘電体層を含み、本誘電体スタック内の第１の誘電体層を導電体層に置き換えることによって形成される。いくつかの実施形態では、このメモリスタックを形成するために、本誘電体スタックにスリット開口部（たとえば、ゲート線スリット）が貫通形成され得、このスリット開口部を介してエッチャントを適用することにより、本誘電体スタック内の第１の誘電体層をエッチングして、複数の横方向凹部が形成され得、また、この横方向凹部に導電体層が蒸着され得る。いくつかの実施形態では、このメモリスタックを形成する際に、本自然酸化膜で停止するまで本誘電体スタックの第１の誘電体層がエッチングされる。
図２Ｆに示すように、たとえば湿式エッチングによって、第１の誘電体層２０８（たとえば、図２Ｄ又は図２Ｅに図示する酸化シリコン層）が除去され、これにより、第２の誘電体層２０６間に複数の横方向凹部２３６が形成される。いくつかの実施形態では、第２の誘電体層２０６の酸化シリコンに対して第１の誘電体層２０８の窒化シリコンを選択的にエッチングするように、スリット開口部（図示せず）を介してエッチャント（たとえば、リン酸）が適用される。第１の誘電体層２０８のエッチングは、チャネル構造２０１へのさらなる損傷を防止するように、横方向において自然酸化膜２２８で停止され得る。すなわち、自然酸化膜２２８は、第１の誘電体層２０８の除去中にエッチング停止層として機能し得る。第１の誘電体層２０８を除去するためのエッチャントで、自然酸化膜２２８をさらにある程度までエッチングしてもよいことが理解される。一例では、自然酸化膜２２８は、その厚さが第１の誘電体層２０８のエッチング後に減少してもよいが、蒸着酸化膜２２２の有無にかかわらず、結果として得られる３Ｄメモリデバイス内に依然として存在することになる。別の例では、第１の誘電体層２０８のエッチング後に自然酸化膜２２８が完全に除去され得、その際、結果として得られる３Ｄメモリデバイスのブロッキング層として、蒸着酸化膜２２２が単独で残存し得る。いずれの場合も、自然酸化膜２２８を使用して、結果として得られる３Ｄメモリデバイス内のブロッキング層の厚さを制御することができる。
図２Ｇに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、横方向凹部２３６（図２Ｆに図示）を充填するように、導電体層２３８（たとえば、タングステン層）が蒸着される。したがって、交互配置されている導電体層２３８と誘電体層２０６とで、メモリスタック２４０が形成され得る。導電体層２３８は、最外層のチャネル構造２０１（たとえば、ブロッキング層の自然酸化膜２２８）と接触することができる。図２Ｆ〜図２Ｇのチャネル構造２０１は蒸着酸化膜２２２及び自然酸化膜２２８を含むが、いくつかの実施形態では、チャネル構造２０１が蒸着酸化膜２２２のみを含む（自然酸化膜２２８が、ゲート置換プロセス中に完全に除去されているので）か、又は自然酸化膜２２８のみを含む（たとえば、図２Ｅのチャネル構造２０１Ｂの例のように）ことが理解される。
本開示の一態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。誘電体スタックが基板上に形成される。本誘電体スタックは、基板上で交互配置されている第１の誘電体層及び第２の誘電体層を含む。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。蒸着酸化膜、蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。メモリスタックは、交互配置されている導電体層及び第２の誘電体層を含み、本誘電体スタック内の第１の誘電体層を導電体層に置き換えることによって形成される。
いくつかの実施形態では、本自然酸化膜を形成するために、第１の誘電体層において当該開口部の側壁に当接している部分を酸化させている。いくつかの実施形態では、本自然酸化膜は熱酸化によって形成される。いくつかの実施形態によれば、この熱酸化の温度は約８５０℃以下である。いくつかの実施形態では、本自然酸化膜は湿式化学酸化によって形成される。
いくつかの実施形態では、本自然酸化膜は、第２の誘電体層において当該開口部の側壁に当接している部分を含む。
いくつかの実施形態では、本自然酸化膜の厚さは約０．５ ｎｍ〜約５ ｎｍである。本自然酸化膜の厚さを約１ ｎｍとすることができる。
いくつかの実施形態では、第１の誘電体層はそれぞれ窒化シリコンを含み、第２の誘電体層はそれぞれ酸化シリコンを含む。
いくつかの実施形態では、蒸着酸化膜と本自然酸化膜とは、ブロッキング層を形成している。いくつかの実施形態では、蒸着酸化膜はＡＬＤによって形成される。
いくつかの実施形態では、メモリスタックを形成するために、本自然酸化膜で停止するまで第１の誘電体層がエッチングされる。
いくつかの実施形態では、本自然酸化膜を形成する前に、当該開口部の下部に半導体プラグが形成される。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の誘電体層及び第２の誘電体層を含む誘電体スタックが、基板上に形成される。この誘電体スタックを貫通して垂直方向に延在する開口部が形成される。この開口部の側壁に沿って、自然酸化膜が形成される。本自然酸化膜は、第１の誘電体層の少なくとも一部の自然酸化物を含む。蓄積層、トンネル層、及び半導体チャネルが、続けてこの順序で、本自然酸化膜上に、かつ当該開口部の側壁に沿って形成される。本誘電体スタック内の第１の誘電体層を導電体層に置き換えることにより、交互配置されている導電体層及び第２の誘電体層を含むメモリスタックが形成される。
いくつかの実施形態では、本自然酸化膜を形成するために、第１の誘電体層において当該開口部の側壁に当接している部分を酸化させて、自然酸化物となるようにしている。いくつかの実施形態では、本自然酸化膜は熱酸化によって形成される。いくつかの実施形態によれば、この熱酸化の温度は約８５０℃以下である。いくつかの実施形態では、本自然酸化膜は湿式化学酸化によって形成される。
いくつかの実施形態では、本自然酸化膜は、第２の誘電体層において当該開口部の側壁に当接している部分を含む。いくつかの実施形態では、本自然酸化膜の厚さは約４ ｎｍ〜約８ ｎｍである。
いくつかの実施形態では、第１の誘電体層はそれぞれ窒化シリコンを含み、第２の誘電体層はそれぞれ酸化シリコンを含む。
いくつかの実施形態では、蓄積層を形成するために、本自然酸化膜上に窒化シリコン層又は酸窒化シリコン層が蒸着される。
いくつかの実施形態では、メモリスタックを形成するために、本自然酸化膜で停止するまで第１の誘電体層がエッチングされる。
いくつかの実施形態では、本自然酸化膜を形成する前に、当該開口部の下部に半導体プラグが形成される。
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、基板と、この基板上に配置され、かつ交互配置されている導電体層及び誘電体層を含むメモリスタックと、このメモリスタックを貫通して垂直方向に延在するチャネル構造と、を備える。このチャネル構造は、交互配置されている導電体層及び酸化物誘電体層に当接している自然酸化膜を含む。
いくつかの実施形態では、本自然酸化膜の厚さは約０．５ ｎｍ〜約５ ｎｍである。いくつかの実施形態では、本自然酸化膜の厚さは約１ ｎｍである。いくつかの実施形態によれば、チャネル構造は、本自然酸化膜と接触している蒸着酸化膜をさらに含む。
いくつかの実施形態では、本自然酸化膜の厚さは約４ ｎｍ〜約８ ｎｍである。
いくつかの実施形態では、チャネル構造は、本自然酸化膜と接触している窒化シリコン層又は酸窒化シリコン層をさらに含む。
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。

Claims (30)

  1. 交互配置されている第１の誘電体層及び第２の誘電体層を含む誘電体スタックを、基板上に形成することと、
    前記誘電体スタックを貫通して垂直方向に延在する開口部を形成することと、
    前記開口部の側壁に沿って自然酸化膜を形成することであって、前記自然酸化膜は、前記第１の誘電体層の少なくとも一部の自然酸化物を含む、自然酸化膜を形成することと、
    蒸着酸化膜、蓄積層、トンネル層、及び半導体チャネルを、続けてこの順序で、前記自然酸化膜上に、かつ前記開口部の側壁に沿って形成することと、
    前記誘電体スタック内の前記第１の誘電体層を導電体層に置き換えることにより、交互配置されている前記導電体層及び前記第２の誘電体層を含むメモリスタックを形成することと、を含む、
    三次元（３Ｄ）メモリデバイスを形成するための方法。
  2. 前記自然酸化膜を形成することは、自然酸化物になる、前記第１の誘電体層において前記開口部の側壁に当接している部分を酸化することを含む、請求項１に記載の方法。
  3. 前記自然酸化膜は熱酸化によって形成される、請求項２に記載の方法。
  4. 前記熱酸化の温度は約８５０℃以下である、請求項３に記載の方法。
  5. 前記自然酸化膜は湿式化学酸化によって形成される、請求項２に記載の方法。
  6. 前記自然酸化膜は、前記第２の誘電体層において前記開口部の側壁に当接している部分を含む、請求項１から５のいずれか一項に記載の方法。
  7. 前記自然酸化膜の厚さは約０．５ ｎｍ〜約５ ｎｍである、請求項１から６のいずれか一項に記載の方法。
  8. 前記自然酸化膜の厚さは約１ ｎｍである、請求項７に記載の方法。
  9. 前記第１の誘電体層はそれぞれ窒化シリコンを含み、前記第２の誘電体層はそれぞれ酸化シリコンを含む、請求項１から８のいずれか一項に記載の方法。
  10. 前記蒸着酸化膜と前記自然酸化膜とは、ブロッキング層を形成している、請求項１から９のいずれか一項に記載の方法。
  11. 前記蒸着酸化膜は原子層蒸着（ＡＬＤ）によって形成される、請求項１から１０のいずれか一項に記載の方法。
  12. 前記メモリスタックを形成することは、前記自然酸化膜で停止するまで前記第１の誘電体層をエッチングすることを含む、請求項１から１１のいずれか一項に記載の方法。
  13. 前記自然酸化膜を形成する前に、前記開口部の下部に半導体プラグを形成することをさらに含む、請求項１から１２のいずれか一項に記載の方法。
  14. 交互配置されている第１の誘電体層及び第２の誘電体層を含む誘電体スタックを、基板上に形成することと、
    前記誘電体スタックを貫通して垂直方向に延在する開口部を形成することと、
    前記開口部の側壁に沿って自然酸化膜を形成することであって、前記自然酸化膜は、前記第１の誘電体層の少なくとも一部の自然酸化物を含む、自然酸化膜を形成することと、
    蓄積層、トンネル層、及び半導体チャネルを、続けてこの順序で、前記自然酸化膜上に、かつ前記開口部の側壁に沿って形成することと、
    前記誘電体スタック内の前記第１の誘電体層を導電体層に置き換えることにより、交互配置されている前記導電体層及び前記第２の誘電体層を含むメモリスタックを形成することと、を含む、
    三次元（３Ｄ）メモリデバイスを形成するための方法。
  15. 前記自然酸化膜を形成することは、自然酸化物になる、前記第１の誘電体層において前記開口部の側壁に当接している部分を酸化することを含む、請求項１４に記載の方法。
  16. 前記自然酸化物は熱酸化によって形成される、請求項１５に記載の方法。
  17. 前記熱酸化の温度は約８５０℃以下である、請求項１６に記載の方法。
  18. 前記自然酸化物は湿式化学酸化によって形成される、請求項１６に記載の方法。
  19. 前記自然酸化膜は、前記第２の誘電体層において前記開口部の側壁に当接している部分を含む、請求項１４から１８のいずれか一項に記載の方法。
  20. 前記自然酸化膜の厚さは約４ ｎｍ〜約８ ｎｍである、請求項１４から１９のいずれか一項に記載の方法。
  21. 前記第１の誘電体層はそれぞれ窒化シリコンを含み、前記第２の誘電体層はそれぞれ酸化シリコンを含む、請求項１４から２０のいずれか一項に記載の方法。
  22. 前記蓄積層を形成することは、前記自然酸化膜上に窒化シリコン層又は酸窒化シリコン層を蒸着することを含む、請求項１４から２１のいずれか一項に記載の方法。
  23. 前記メモリスタックを形成することは、前記自然酸化膜で停止するまで前記第１の誘電体層をエッチングすることを含む、請求項１４から２２のいずれか一項に記載の方法。
  24. 前記自然酸化膜を形成する前に、前記開口部の下部に半導体プラグを形成することをさらに含む、請求項１４から２３のいずれか一項に記載の方法。
  25. 基板と、
    前記基板上に配置され、かつ交互配置されている導電体層及び誘電体層を含むメモリスタックと、
    前記メモリスタックを貫通して垂直方向に延在し、かつ前記交互配置されている導電体層及び酸化物誘電体層に当接している自然酸化膜を含む、チャネル構造と、を備える
    三次元（３Ｄ）メモリデバイス。
  26. 前記自然酸化膜の厚さは約０．５ ｎｍ〜約５ ｎｍである、請求項２５に記載の３Ｄメモリデバイス。
  27. 前記自然酸化膜の厚さは約１ ｎｍである、請求項２６に記載の３Ｄメモリデバイス。
  28. 前記チャネル構造は、前記自然酸化膜と接触している蒸着酸化膜をさらに含む、請求項２６又は２７に記載の３Ｄメモリデバイス。
  29. 前記自然酸化膜の厚さは約４ ｎｍ〜約８ ｎｍである、請求項２５に記載の３Ｄメモリデバイス。
  30. 前記チャネル構造は、前記自然酸化膜と接触している窒化シリコン層又は酸窒化シリコン層をさらに含む、請求項２９に記載の３Ｄメモリデバイス。
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