KR102560513B1 - 비등각 희생 층을 이용하여 3차원 메모리 디바이스에 채널 홀을 형성하는 방법 - Google Patents
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Abstract
비등각 희생 층을 사용하여 3D 메모리 디바이스에 채널 홀을 형성하는 방법의 실시 예가 개시된다. 일 예에서, 인터리브된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택이 기판 상에 형성된다. 유전체 스택을 통해 수직으로 연장되는 개구가 형성된다. 개구의 측벽을 따라 비등각 희생 층이 형성되므로 개구 직경의 변화가 감소한다. 비등각 희생 층 및 비등각 희생 층에 접하는 유전체 스택의 일부가 제거된다. 비등각 희생 층과 유전체 스택의 일부를 제거한 후 채널 구조체가 개구에 형성된다.
Description
본 개시의 실시 예는 3차원(three-dimensional, 3D) 메모리 디바이스 및 그 제조(fabrication) 방법에 관한 것이다.
평면 메모리 셀(Planar memory cell)은 공정(process) 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하는 것에 의해 더 작은 크기로 스케일(scale)된다. 그러나, 메모리 셀의 피처(feature) 크기가 하한(lower limit)에 가까워짐에 따라 평면 공정 및 제조 기술이 어렵고 비용이 많이 든다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도가 상한(upper limit)에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 디바이스를 포함한다.
비등각 희생 층(nonconformal sacrificial layer)을 사용하여 3D 메모리 디바이스에 채널 홀(channel hole)을 형성하는 방법의 실시 예가 여기에 개시된다.
일 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리브된(interleaved) 제1 유전체 층(dielectric layer)과 제2 유전체 층을 포함하는 유전체 스택(stack)이 기판 상에 형성된다. 상기 유전체 스택을 통해 수직으로 연장되는(extend) 개구(opening)가 형성된다. 비등각 희생 층이 상기 개구의 측벽(sidewall)을 따라 형성되어, 상기 개구의 직경의 변화(variation)가 감소한다. 상기 비등각 희생 층 및 상기 비등각 희생 층에 접하는(abut) 상기 유전체 스택의 일부가 제거된다. 상기 비등각 희생 층과 상기 유전체 스택의 일부를 제거한 후 채널 구조체(channel structure)가 상기 개구에 형성된다.
다른 예에서, 3D 메모리 디바이스에 채널 홀을 형성하는 방법이 개시된다. 기판상의 인터리브된 실리콘 산화물 층(silicon oxide layer)과 실리콘 질화물 층(silicon nitride layer)을 통해 개구가 에칭(etch)된다. 비등각 희생 층이 상기 개구의 측벽을 따라 증착된다. 상기 비등각 희생 층의 두께는 상기 개구의 측벽을 따라 위에서(top) 아래로(bottom) 감소한다. 실리콘 산화물과 실리콘 질화물 사이의 선택도(selectivity)가 약 0.9와 약 1.1 사이인, 제1 에칭액(etchant)이 상기 채널 홀을 형성하기 위해 상기 개구를 통해 도포된다(apply).
또 다른 예에서, 3D 메모리 디바이스는 기판, 상기 기판 상의 인터리브된 전도체 층(conductor layer)과 유전체 층을 포함하는 메모리 스택, 및 상기 메모리 스택을 통해 수직으로 연장되는 메모리 스트링(string)을 포함한다. 상기 메모리 스트링은 채널 구조체를 포함한다. 상기 채널 구조체의 직경 변화는 약 25% 보다 크지 않다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시 예를 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야의 통상의 기술자가 본 개시를 만들고 사용하게 한다.
도 1은 3D 메모리 디바이스에서의 예시적인 채널 홀의 단면을 도시한다.
도 2는 본 개시의 일부 실시 예에 따른 예시적인 3D 메모리 디바이스의 단면을 도시한다.
도 3a 내지 도 3d는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스를 형성하는 예시적인 제조 공정을 도시한다.
도 4는 본 개시의 일부 실시 예들에 따른 3D 메모리 디바이스를 형성하는 예시적인 방법의 흐름도를 도시한다.
도 5는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스에서 채널 홀을 형성하는 예시적인 방법의 흐름도를 도시한다.
본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 3D 메모리 디바이스에서의 예시적인 채널 홀의 단면을 도시한다.
도 2는 본 개시의 일부 실시 예에 따른 예시적인 3D 메모리 디바이스의 단면을 도시한다.
도 3a 내지 도 3d는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스를 형성하는 예시적인 제조 공정을 도시한다.
도 4는 본 개시의 일부 실시 예들에 따른 3D 메모리 디바이스를 형성하는 예시적인 방법의 흐름도를 도시한다.
도 5는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스에서 채널 홀을 형성하는 예시적인 방법의 흐름도를 도시한다.
본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 애플리케이션들에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시 예", "실시 예", "예시적 실시 예", "일부 실시 예" 등의 언급은 설명된 실시 예가 특정 피처(feature), 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시 예는 특정 피처, 구조 또는 특성을 반드시 포함하지 않을 수 있다. 더욱이, 그러한 문구는 반드시 동일한 실시 예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조 또는 특성이 실시 예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시 예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 내에 있을 것이다. .
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 피처, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 또는 피처, 구조 또는 특성을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기반(based on)"이라는 용어는 배타적인 팩터(factor) 세트를 전달하려는 것이 아니라는 의미로 이해될 수 있으며, 대신 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 팩터의 존재를 허용할 수 있다.
본 개시에서 "상(on)", "위에(above)" 및 "위(over)"의 의미는 "상"이 어떤 것의 "바로 상"를 의미할 뿐만 아니라 중간 피처나 그 사이의 층을 가지는 어떤 것의 "상"의 의미를 포함하며, 그리고 "위에" 또는 "위"는 어떤 것의 "위에" 또는 "위"의 의미를 의미할 뿐만 아니라 중간 피처나 그 사이의 층을 가지지 않는 어떤 것의 "위에" 또는 "위"(즉, 어떤 것의 바로 위)를 의미하는 것도 포함하도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "밑에(beneath)", "아래(below)", "하위(lower)", "위에(above)", "상위(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명의 편의를 위해, 도면에서 예시된 바와 같이 다른 엘리머트(들) 또는 피처(들)에 대한 하나의 엘리먼트(들) 또는 피처(들)의 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 배향(orientation)에 추가하여 사용 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용되는 용어 "기판(substrate)"은 후속 물질 층이 추가되는 물질(materia)을 지칭한다. 기판 자체가 패턴화될(patterned) 수 있다. 기판 위에 추가된 물질은 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘(silicon), 게르마늄(germanium), 갈륨 비화물(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은 다양한 반도체 물질을 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼(sapphire wafer)와 같은 전기 비전도성 물질로 만들어 질 수 있다.
여기에서 사용되는 용어 "층(layer)"은 두께를 갖는 영역(region)을 포함하는 물질 부분(part)을 지칭한다. 층은 기저(underlying) 또는 위에서 가로로 놓이는(overlying) 구조체(structure)의 전체에 걸쳐 확장될 수 있거나 기저 또는 위에서 가로로 놓이는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체(continuous structure)의 두께보다 작은 두께를 갖는 균질(homogeneous) 또는 비균질(inhomogeneous) 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면(bottom surface) 사이 또는 그 사이에 있는 임의의 수평면(horizontal plane) 쌍 사이에 위치될 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼된(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 접속 층(interconnect layer)은 하나 이상의 전도체(conductor) 및 접촉 층(contact layer)(상호 접속 라인 및/또는 비아 콘택(via contact)이 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용되는 용어 "명목상의(nominal)/명목상(nominally)"은 원하는 값보다 높거나 및/또는 낮은 값의 범위(range)와 함께, 제품 또는 공정의 설계 단계 동안 설정되는 구성 요소(component) 또는 공정 작동(process operation)에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차(tolerance)의 약간의 차이로 인해 발생할 수 있다. 여기에서 사용되는 용어 "약(about)"은 해당 반도체 디바이스와 관련된 특정 기술 노드(technology node)에 기반하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어, 값의 10% ~ 30%(예: 값의 ±10% 또는 ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기에서 사용된 바와 같이, "3D 메모리 디바이스"라는 용어는 메모리 스트링이 기판에 대해 수직 방향으로 연장되도록, 횡 방향 기판(laterally-oriented substrate) 상에 메모리 셀 트랜지스터의 수직 방향 스트링(이하 "NAND 메모리 스트링"과 같이 "메모리 스트링"으로 지칭됨)을 가진 반도체 디바이스를 지칭한다. 여기에서 사용되는 용어 "수직의/수직으로(vertical/vertically)"는 기판의 측면(lateral surface)에 대해 명목상 수직인 것을 의미한다.
3D NAND 메모리 디바이스와 같은 일부 3D 메모리 디바이스에서, 반도체 플러그(plug)(예: 실리콘 결정질 실리콘 플러그(silicon crystalline silicon plug))는 일반적으로 채널 홀(hole)의 하단(lower end)에 형성된다. 예를 들어, 건식 에칭(dry etching) 공정에 의해 에칭된 후 채널 홀을 세정하기(clean) 위해 일반적으로 여러 습식(wet) 에칭 공정이 사용된다. 대부분의 습식 에칭 공정은 등방성 에칭(isotropic etching)이기 때문에 채널 홀의 임계 치수(critical dimension)는 세정에 의해 크게 확대될(enlarge) 수 있으며, 이에 따라 채널 홀 에칭에서 임계 치수 제어의 엄격한 요구 사항과 채널 홀의 기울어진(tilted) 프로파일을 포함한 다양한 문제를 유발할 수 있다. 채널 홀의 상부(top portion)에서의 임계 치수의 확대는 예를 들어 측면 리세스(lateral recesse)의 텅스텐 증착과 같은 이후의 게이트 교체 공정에 상당한 영향을 미칠 수 있다. 또한, 공격적인(aggressive) 습식 에칭 공정이 적용될 수 없기 때문에 천연 산화물(native oxide) 및 웨이퍼 파편(wafer debris)이 완전히 세정되지 않을 수 있으며, 이는 반도체 플러그의 형성에 영향을 미칠 수 있다.
예를 들어, 도 1은 유전체 스택(104)을 통해 수직으로 연장되는 채널 홀(110)을 형성하는 제조 단계(fabrication stage)에서 3D 메모리 디바이스(100)의 예시적인 채널 홀(110)의 단면을 도시한다. 유전체 스택(104)은 각각 기판(102) 위에 형성된 제1 유전체 층(106) 및 제2 유전체 층("희생 층"으로도 알려짐)(108)을 포함하는 복수의 쌍(여기서, "유전체 층 쌍"이라고 지칭됨)을 포함할 수 있다. 모든 제조 공정이 종료되면, 유전체 스택(104)은 게이트 교체 공정에 의해 메모리 스택으로 교체되며, 이는 각각의 희생 층(108)을 전도체 층으로 교체한다. 유전체 층 쌍의 수는 3D 메모리 디바이스(100)의 "레벨(level)"(예: 32, 64, 96, 128 등의 "계층(tiers)"으로도 알려짐)의 수를 결정할 수 있다.
도 1에 도시된 바와 같이, 개구(opening)는 유전체 스택(104)을 통해 에칭되고 기판(102)의 일부로 연장되어 NAND 메모리 스트링이 형성될 수 있는 채널 홀(110)을 형성한다. 채널 홀(110)은 일반적으로 DRIE(deep reactive ion etching)와 같은 건식 에칭 공정을 위해 에칭된다. 더 높은 셀 밀도를 위해 3D 메모리 디바이스(100)의 레벨이 계속 증가함에 따라, 채널 홀(110)의 종횡비(aspect ratio)도 증가하고, 이는 서로 다른 깊이에서 균일한 직경을 갖는 채널 홀(110)의 수직 측벽 프로파일을 획득하는 것을 훨씬 더 어렵게 만든다. 그 결과, 채널 홀(110)의 직경은 도 1에 도시된 바와 같이 아래에서 위로 증가한다.
건식 에칭 공정으로부터의 웨이퍼 파편 및 중합체(polymer)와 같은, 일부 에칭 후 잔류물(post-etch residuals)(도시되지 않음)이 세정 공정 전 또는 후에 채널 홀(110)에 남아 있을 수 있다. 천연 산화물(112)은 또한 채널 홀(110)의 하부(lower portion), 예를 들어 기판(102)이 공기에 노출되는 측벽 및 하단 표면에 형성될 수 있다. 에칭 후 잔류물 및 천연 산화물(112)을 제거하기 위해, 에칭 후 처리(post-etch treatment) 및 반도체 플러그 성장 사전 세정(semiconductor plug growth pre-clean)과 같은 하나 이상의 세정 공정이, 채널 홀 에칭 및 반도체 플러그 성장의 제조 단계 사이에서 수행된다. 세정 공정에 의해 사용되는 등방성 에칭은 채널 홀(110)의 세정 후 프로파일(post-clean profile)(114)에 의해 도시된 바와 같이 모든 방향으로 채널 홀(110)의 치수를 확대할 수 있다. 세정 후 프로파일(114)의 기울어진 측벽은 상부에서 채널 홀(110)의 직경을 더욱 크게 만들고, 이는 이후의 게이트 교체 공정에 바람직하지 않다. 채널 홀(110)의 직경의 변화(채널 홀(110)의 최대 직경 및 최소 직경에 기반하여 결정됨)는 세정 공정 전 및/또는 세정 공정 후에 25% 이상일 수 있다.
본 개시에 따른 다양한 실시 예는 비등각 희생 층을 사용하여 덜 기울어진 프로파일을 갖는 채널 홀을 형성하는 효과적인 방법을 제공한다. 덜 기울어진 측벽 프로파일은 특히 향상된 3D 메모리 디바이스에서 종횡비가 높은 채널 홀의 경우, 채널 홀 임계 치수를 제어하는 데 어려움을 감소시킬 수 있다. 채널 홀 임계 치수를 더 잘 제어하면 채널 구조체 증착 및 게이트 교체와 같은 이후 공정에서 공정 마진(process margin)을 크게 개선하여 제품 신뢰성과 수율을 높일 수 있다. 더욱이, 여기에 개시된 방법에서 보다 공격적인 세정 공정을 사용하여 채널 홀에서 천연 산화물 및 에칭 후 잔류물을 효과적으로 제거할 수 있으며, 이는 반도체 플러그 성장을 위한 더 나은 조건을 생성할 수 있다.
도 2는 본 개시의 일부 실시 예에 따른 예시적인 3D 메모리 디바이스(200)의 단면을 도시한다. 3D 메모리 디바이스(200)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(silicon germanium)(SiGe), 갈륨 비소(gallium arsenide)(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI) 또는 기타 적절한 물질을 포함하는 기판(202)을 포함할 수 있다. 일부 실시 예에서, 기판(202)은 그라인딩(grinding), 에칭, 화학적 기계적 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합에 의해 박형화된(thinned) 얇은 기판(예: 반도체 층)이다. 3D 메모리 디바이스(200)에서 구성 요소들의 공간적 관계를 더 예시하기 위해, x 축 및 y 축이 도 2에 포함된다는 점에 유의한다. 3D 메모리 디바이스(200)의 기판(202)은 x-방향(즉, 측면 방향(lateral direction))에서 횡으로(laterally) 연장되는 2개의 측면(예: 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용되는 바와 같이, 하나의 구성 요소(예: 층 또는 디바이스)가 3D 메모리 디바이스(예: 3D 메모리 디바이스(200))의 다른 구성 요소(예: 층 또는 디바이스) "상", "위에" 또는 "아래에" 있는지가, 기판이 y-방향으로 3D 메모리 디바이스의 가장 낮은 평면에 위치될 때 y-방향에서 3D 메모리 디바이스의 기판(예: 기판(202))을 기준으로 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
3D 메모리 디바이스(200)는 모놀리식(monolithic) 3D 메모리 디바이스의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 디바이스의 구성 요소(예: 주변 디바이스 및 메모리 어레이 디바이스)가 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 디바이스의 경우, 주변 디바이스 처리 및 메모리 어레이 디바이스 처리의 콘볼루션(convolution)으로 인해 제조시 추가 제한 사항이 발생한다. 예를 들어, 메모리 어레이 디바이스(예: NAND 메모리 스트링)의 제조가 동일한 기판 상에 형성되었거나 형성될 주변 디바이스와 관련된 열 예산(thermal budget 에 의해 제한된다.
다르게는, 3D 메모리 디바이스(200)는 비모놀리식(non-monolithic) 3D 메모리 디바이스의 일부일 수 있으며, 여기서 구성 요소(예: 주변 디바이스 및 메모리 어레이 디바이스)는 상이한 기판 상에 개별적으로 형성되고, 예를 들어, 면-대-면 방식(a face-to-face manner)으로 본딩(bond)될 수 있다. 일부 실시 예에서, 메모리 어레이 디바이스 기판(예: 기판(202))은 본딩된 비모놀리식 3D 메모리 디바이스의 기판으로 남아 있으며, 주변 디바이스(예: 도시되지 않은, 페이지 버퍼(page buffer), 디코더 및 래치(latch)와 같은, 3D 메모리 디바이스(200)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합된 신호 주변 회로)는 하이브리드 본딩을 위해 뒤집어지고(flipped) 메모리 어레이 디바이스(예: NAND 메모리 스트링)를 향해 아래로 향한다. 일부 실시 예에서, 메모리 어레이 디바이스 기판(예: 기판(202))이 하이브리드 본딩을 위해 뒤집어지고 주변 디바이스(도시되지 않음)를 향하여 아래로 향하므로, 본딩된 비모놀리식 3D 메모리 디바이스에서, 메모리가 어레이 디바이스가 주변 디바이스 위에 있다. 메모리 어레이 디바이스 기판(예: 기판(202))은 박형화된 기판(본딩된 비모놀리식 3D 메모리 디바이스의 기판이 아님)일 수 있으며, 비모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호 연결이 박형화된 메모리 어레이 디바이스 기판의 후면(backside) 상에 형성될 수 있다.
일부 실시 예에서, 3D 메모리 디바이스(200)는 메모리 셀이, 각각 기판(202) 위에 수직으로 연장하는 NAND 메모리 스트링(210)의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 메모리 어레이 디바이스는, 각각 전도체 층(206) 및 유전체 층(208)을 포함하는 복수의 쌍(여기서 "전도체/유전체 층 쌍"으로 지칭됨)을 통해 연장되는 NAND 메모리 스트링(210)을 포함할 수 있다. 적층된 전도체/유전체 층 쌍은 또한 여기에서 "메모리 스택"(204)으로 지칭된다. 일부 실시 예에서, 절연 층(insulation layer)(도시되지 않음)이 기판(202)과 메모리 스택(204) 사이에 형성된다. 메모리 스택(204)에서의 전도체/유전체 층 쌍의 수(예: 32, 64, 96 또는 128)는 3D 메모리 디바이스(200)에서의 메모리 셀의 수를 결정한다. 메모리 스택(204)은 인터리브된 전도체 층(206)과 유전체 층(208)을 포함할 수 있다. 메모리 스택(204)에서의 전도체 층(206) 및 유전체 층(208)은 수직 방향으로 교번(alternate)할 수 있다. 전도체 층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드(silicides), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 유전체 층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(oxynitride), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, NAND 메모리 스트링(210)은 메모리 스택(204)을 통해 수직으로 연장되는 채널 구조체(214)를 포함할 수 있다. 채널 구조체(214)는 반도체 물질(예:, 반도체 채널(216)로서) 및 유전체 물질(예: 메모리 필름(218)으로서)로 채워진 채널 홀을 포함할 수 있다. 일부 실시 예에서, 반도체 채널(216)은 비정질 실리콘(amorphous silicon), 폴리실리콘 또는 단결정 실리콘(single crystalline silicon)과 같은 실리콘을 포함한다. 일부 실시 예에서, 메모리 필름(218)은 터널링(tunneling) 층, 저장(storage) 층("전하 트랩(charge) 층"으로도 알려짐) 및 차단(blocking) 층을 포함하는 복합 층(composite layer)이다. 채널 구조체(214)의 나머지 공간은 실리콘 산화물과 같은 유전체 물질을 포함하는 충전(filling) 층(220)으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조체(214)는 실린더 형상(cylinder shape)(예: 기둥 형상(pillar shape))을 가질 수 있다. 일부 실시 예에 따르면, 충전 층(220), 반도체 채널(216), 터널링 층, 저장 층 및 차단 층은 이 순서로 중심으로부터 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산화질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산화질화물, 고유전율(high dielectric constant)(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(218)은 실리콘 산화물/실리콘 산화질화물(또는 실리콘 질화물)/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시 예에서, 메모리 스택(204)에서의 전도체 층(206)(각각 워드 라인(word line)의 일부임)은 NAND 메모리 스트링(210)에서 메모리 셀의 게이트 전도체로서 기능한다. 전도체 층(206)은 다수의 NAND 메모리 셀의 다수의 제어 게이트를 포함할 수 있고, 메모리 스택(204)의 에지(edge)에서(예: 메모리 스택(204)의 계단 구조체에서) 끝나는 워드 라인으로서 횡 방향으로 연장될 수 있다. 일부 실시 예에서, NAND 메모리 스트링(210)에서의 메모리 셀 트랜지스터는 텅스텐으로 만들어진 게이트 전도체(즉, 채널 구조체(214)에 접하는 전도체 층(206)의 일부), 티타늄/티타늄 질화물(titanium/titanium nitride)(Ti/TiN) 또는 탄탈/탄탈 질화물(tantalum/tantalum nitride)(Ta/TaN)을 포함하는 접착 층(adhesion layer)(도시되지 않음), 고유전율 유전체 물질로 만들어진 게이트 유전체 층(도시되지 않음) 및 폴리 실리콘을 포함하는 채널 구조체(214)를 포함한다.
일부 실시 예에서, NAND 메모리 스트링(210)은 채널 구조체(214) 아래에 NAND 메모리 스트링(210)의 하부(lower portion)에서(예: 하단에서) 반도체 플러그(212)를 더 포함한다. 여기에서 사용되는 바와 같이, 구성 요소(예: NAND 메모리 스트링(210))의 "상단(upper end)"은 y-방향으로 기판(202)으로부터 더 멀리 떨어진 단부(end)이고, 구성 요소(예: NAND 메모리 스트링(210))의 "하단(lower end)"은 기판(202)이 3D 메모리 디바이스(200)의 가장 낮은 평면에 위치될 때 y-방향으로 기판(202)에 더 가까운 단부이다. 반도체 플러그(212)는 실리콘과 같은 반도체 물질을 포함할 수 있으며, 이는 임의의 적절한 방향으로 기판(202)으로부터 에피택셜(epitaxially) 성장된다. 일부 실시 예에서, 반도체 플러그(212)는 기판(202)과 동일한 물질인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해서, 반도체 플러그(212)는 기판(202)의 물질과 동일한 에피택셜 성장된(epitaxially-grown) 반도체 층을 포함할 수 있다. 일부 실시 예에서, 반도체 플러그(212)의 일부는 기판(202)의 상단 표면 위에 있고 반도체 채널(216)과 접촉한다(contact). 반도체 플러그(212)는 NAND 메모리 스트링(210)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 일부 실시 예에서, 3D 메모리 디바이스(200)는 반도체 플러그(212)를 포함하지 않는 것으로 이해된다.
일부 실시 예에서, NAND 메모리 스트링(210)은 NAND 메모리 스트링(210)의 상부(upper portion)(예: 상단)에 채널 플러그(222)를 더 포함한다. 채널 플러그(222)는 반도체 채널(216)의 상단과 접촉할 수 있다. 채널 플러그(222)는 반도체 물질(예: 폴리 실리콘) 또는 전도성 물질(예: 금속)을 포함할 수 있다. 일부 실시 예에서, 채널 플러그(222)는 접착 층으로서 Ti/TiN 또는 Ta/TaN 및 전도체로서 텅스텐으로 채워진 개구를 포함한다. 3D 메모리 디바이스(200)의 제조 동안 채널 구조체(214)의 상단을 덮는 것에 의해, 채널 플러그(222)는 실리콘 산화물 및 실리콘 질화물과 같은, 채널 구조체(214)에 채워진 유전체의 에칭을 방지하기 위해 에칭 정지 층(etch stop layer)으로서 기능할 수 있다. 일부 실시 예에서, 채널 플러그(222)는 또한 NAND 메모리 스트링(210)의 드레인(drain)으로서 기능한다. 일부 실시 예에서, 3D 메모리 디바이스(200)는 채널 플러그(222)를 포함하지 않는 것으로 이해된다.
도 1의 채널 홀(110)의 세정 후 프로파일(114)과 비교하면, 도 2의 3D 메모리 디바이스(200)에서 (채널 구조체(214), 채널 플러그(222) 및 반도체 플러그(212)의 일부로 채워진) 채널 홀의 측벽 프로파일이 아래에서 자세히 설명되는 바와 같이, 개선된 제조 공정으로 인해 덜 기울어진다(더 수직적임). 구체적으로, 비등각 희생 층(도 2의 3D 메모리 디바이스(200)에서 제거됨)은 세정 공정 이전에 형성될 수 있고, 이어서 제어된 선택도를 갖는 공격적인 에칭 공정이 수행되어 비등각 희생 층 및 유전체 스택의 일부가 제거되어, 세정 후 채널 홀의 덜 기울어진(더 수직적인) 측벽 프로파일을 초래한다. 일부 실시 예에서, 세정 공정에 의해 야기되는 채널 홀 직경 확대의 정도(degree)가 하부보다 상부에서 더 적으며, 이에 따라 반도체 플러그(212) 및 채널 구조체(214)의 형성 직전에 채널 홀의 덜 기울어진(더 수직적인) 측벽 프로파일을 초래한다 .
일부 실시 예에서, 채널 구조체(214)(및 그 채널 홀)의 직경의 변화는 약 25% 이하, 예를 들어 25% 보다 크지 않다. 일부 실시 예에서, 직경의 변화는 약 5%와 약 25%의 사이, 예를 들어, 5%와 25%의 사이(예: 5%, 10%, 15%, 20%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다. 일부 실시 예에서, 직경의 변화는 약 15%와 약 25%의 사이, 예를 들어, 15%와 25%의 사이(예: 15%, 16%, 17%, 18%, 19%, 20%, 21%, 22%, 23%, 24%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다. 변화는 최대 직경과 최소 직경을 기반으로 결정될 수 있으며, 예를 들어 최대 직경과 최소 직경의 차이를 최대 직경으로 나눈 값이다. 채널 홀 직경의 변화는 아래에서 상세히 설명되는 바와 같이 비등각 희생 층 증착 공정 및 후속 공격적인 에칭 공정에 의해 감소될 수 있다. 일부 실시 예에서, 채널 구조체(214)의 직경은 비등각 희생 층 및 유전체 스택의 일부를 제거할 때 채널 홀을 확대하는 공격적인 에칭 공정으로 인해 반도체 플러그(212)의 직경보다 크다.
도 2에 예시된 바와 같이 덜 기울어진(더 수직적인) 측벽 프로파일을 갖는 채널 구조체(214), 예를 들어, 직경의 변화가 25%보다 크지 않으면, 3D 메모리 디바이스(200)에서의 인접한 채널 홀 사이에 더 큰 간격을 허용할 수 있으며, 이는 게이트 교체 공정 동안 측면 리세스에서의 텅스텐 증착과 같은 이후의 제조 공정을 완화할 수 있다. 채널 홀 직경의 감소된 변화는 또한 세정 마진을 증가시켜 보다 공격적이고 철저한 세정 공정을 허용하여 채널 홀 바닥에서 에칭 후 잔류물과 천연 산화물을 제거하며, 이는 반도체 플러그(212)의 성장 조건을 개선할 수 있다.
도 3a 내지 도 3d는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스를 형성하는 예시적인 제조 공정을 도시한다. 도 4는 본 개시의 일부 실시 예들에 따른, 3D 메모리 디바이스를 형성하는 예시적인 방법(400)의 흐름도를 도시한다. 도 5는 본 개시의 일부 실시 예에 따른 3D 메모리 디바이스에서 채널 홀을 형성하는 예시적인 방법(500)의 흐름도를 도시한다. 도 3a 내지 도 3d, 도 4 및 도 5에 도시된 3D 메모리 디바이스의 예는 도 2에 도시된 3D 메모리 디바이스(200)를 포함한다. 도 3a 내지 도 3d, 도 4 그리고 도 5는 함께 설명될 것이다. 방법(400 및 500)에 도시된 작동은 완전하지 않으며, 다른 작동이 예시된 작동 중 임의의 전, 후 또는 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 작동은 동시에 수행될 수도 있고, 도 4 및 도 5에 도시된 순서와 상이한 순서로 수행될 수도 있다.
도 4를 참조하면, 방법(400)은 유전체 스택이 기판 상에 형성되는 작동(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 유전체 스택은 인터리브된 제1 유전체 층와 제2 유전체 층을 포함할 수 있다. 도 3a를 참조하면, 제1 유전층(306) 및 제2 유전층("희생 층"으로 알려짐)(308)의 복수 쌍(여기서는 "유전체 층 쌍"이라고 지칭됨)을 포함하는 유전 스택(304)이 실리콘 기판(302) 상에 형성된다. 즉, 유전체 스택(304)은 일부 실시 예에 따라, 인터리브된 희생 층(308)과 유전체 층(306)을 포함한다. 유전체 층(306) 및 희생 층(308)은 다르게는 유전체 스택(304)을 형성하기 위해 실리콘 기판(302) 상에 증착될 수 있다. 일부 실시 예에서, 각각의 유전체 층(306)은 실리콘 산화물의 층을 포함하고, 각각의 희생 층(308)은 실리콘 질화물의 층을 포함한다. 유전체 스택(304)은 화학적 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 일부 실시 예에서, 실리콘 기판(302) 상에 실리콘 산화물과 같은 유전체 물질을 증착하는 것에 의해, 실리콘 기판(302)과 유전체 스택(304) 사이에 절연 층(도시되지 않음)이 형성된다.
방법(400)은 도 4에 도시된 바와 같이 작동(404)으로 진행하며, 여기서 유전체 스택을 통해 수직으로 연장되는 개구가 형성된다. 도 5에 도시된 예에서, 작동(502)에서, 기판 상의 인터리브된 실리콘 산화물과 실리콘 질화물 층을 통해 개구가 에칭된다. 도 3a에 도시된 바와 같이, 채널 홀(310)이 유전체 스택(304)을 통해 수직으로 연장되는 개구를 에칭하는 것에 의해 형성된다. 일부 실시 예에서, 유전체 스택(304)을 통해 복수의 개구가 형성되므로, 각각의 개구가 이후 공정에서 개별 NAND 메모리 스트링을 성장시키기 위한 위치(location)가 된다. 일부 실시 예에서, 채널 홀(310)을 형성하는 제조 공정은 DRIE와 같은 습식 에칭 및/또는 건식 에칭을 포함한다. 일부 실시 예에서, 채널 홀(310)은 실리콘 기판(302)의 상부으로 더 연장된다. 유전체 스택(304)을 통한 에칭 공정은 실리콘 기판(302)의 상단 표면에서 멈추지 않고 실리콘 기판(302)의 일부를 계속 에칭할 수 있다. 일부 실시 예에서, 유전체 스택(304)을 통한 에칭 후에 실리콘 기판(302)의 일부를 에칭하기 위해 별도의 에칭 공정이 사용된다. 에칭 후, 천연 산화물(312)이 채널 홀(310)의 하부, 예를 들어 실리콘 기판(302)이 공기 중에 노출되는 측벽 및 하단 표면에 형성될 수 있다. 웨이퍼 파편 및 폴리머와 같은, 채널 홀(310)을 형성할 때 건식 에칭 공정으로부터의 에칭 후 잔류물(도시되지 않음)이, 예를 들어 채널 홀(310)의 측벽 및/또는 하단 표면 상의 채널 홀(310)에 남아 있을 수 있다.
도 5에 도시된 예에서, 작동(504)에서, 에칭액이 개구를 통해 도포되어 개구에서 에칭 후 잔류물을 제거한다. 도 3a에 도시된 바와 같이, 에칭 후 잔류물 중 적어도 일부는 채널 홀(310)을 통해 에칭액을 도포하는 것과 같은 습식 에칭에 의해 제거된다. 에칭액을 가열하여 에칭 속도(etching rate)를 높일 수 있다. 일부 실시 예에서, 폴리머와 같은 에칭 후 잔류물을 제거하기 위한 에칭액은 황산(sulfuric acid)과 과산화수소(hydrogen peroxide)의 혼합물)(SPM)을 포함한다.
방법(400)은 도 4에 도시된 바와 같이 작동(406)으로 진행하며, 여기서 개구의 측벽을 따라 비등각 희생 층이 형성되므로, 개구 직경의 변화가 감소된다. 도 5에 도시된 예에서, 작동(506)에서, 비등각 희생 층이 개구의 측벽을 따라 증착된다. 비등각 희생 층의 두께는 개구의 측벽을 따라 위에서 아래로 감소할 수 있다. 비등각 희생 층은 실리콘 산화물 또는 실리콘 질화물 및 폴리 실리콘과 같은 임의의 다른 적절한 희생 물질(sacrificial material)을 포함할 수 있다. 일부 실시 예에서, 비등각 희생 층을 형성한 후, 개구 직경의 변화는 약 25% 보다 크지 않다.
도 3b에 도시된 바와 같이, 비등각 희생 층(314)이 채널 홀(310)의 측벽을 따라 형성된다. 일부 실시 예들에 따라, 비등각 희생 층(314)의 두께는 채널 홀(310)의 측벽을 따라 위에서 아래로 감소한다. 일부 실시 예에서, 비등각 희생 층(314)의 두께는 예를 들어 그 하단 표면에서, 채널 홀(310)의 상단으로부터 채널 홀(310)의 하단까지 점차적으로 감소한다. 비등각 희생 층(314)의 두께는 채널 홀(310)의 하단 또는 하단의 어느 곳에서, 예를 들어 실리콘 기판(302)과 유전체 스택(304) 사이의 계면(interface)에서 약 0(즉, 증착되지 않음)으로 감소할 수 있다. 즉, 비등각 희생 층(314)은 그 두께가 채널 홀(310)의 측벽을 따라 위에서 아래로 감소함에 따라 채널 홀(310)의 전체 측벽을 덮지 않을 수 있다. 일부 실시 예에서, 비등각 희생 층(314)은 다수의 서브 층(sub-layer)을 포함하는 비등각 복합 층(nonconformal composite layer)일 수 있으며, 이들 중 적어도 하나는 비등각 층이다. 하나 이상의 서브층은 등각 층(conformal layer)일 수 있지만, 서브층은 함께 채널 홀(310)의 측벽을 따라 비등각이다.
비등각 희생 층(314)은 실리콘 산화물 및 실리콘 질화물과 같은 유전체 물질, 폴리 실리콘과 같은 반도체 물질, 또는 이들의 임의의 조합을 포함할 수 있다. 비등각 희생 층(314)은 비등각 증착에 의해 채널 홀(310)의 기울어진 측벽을 따라 증착될 수 있고 나중에 제거될 수 있는 임의의 다른 희생 물질을 포함할 수 있다. 일 예에서, 비등각 희생 층(314)은 실리콘 산화물을 포함한다. 비등각 증착은 층이 고르지 않은 방식으로 증착되어 층의 두께를 변화시키는 증착이다. 비등각 희생 층(314)은 증발(evaporation), 이온 도금(ion plating) 및 스퍼터링(sputtering)과 같은 PVD 증착을 포함하지만 이에 제한되지 않는 임의의 비등각 증착에 의해 형성될 수 있다.
비등각 희생 층(314)을 증착하는 것에 의해, 수직 방향에서의 채널 홀(310)의 직경의 변화가 (예: 도 3a 및 3b와 비교하여) 감소될 수 있다. 일부 실시 예에서, 비등각 희생 층(314)을 증착한 후, 채널 홀(310)의 직경의 변화는 약 25% 보다 크기 않게 된다. 다시 말해서, 비등각 희생 층(314)은 도 3a에 도시된 바와 같은 건식 에칭 후 채널 홀(310)의 직경의 상대적으로 큰 변화를 보상할 수 있으며, 측벽 프로파일을 덜 기울어지게(더 수직이게) 할 수 있다. 일부 실시 예에서, 비등각 희생 층(314)을 증착한 후 채널 홀(310)의 직경의 변화는 약 5%와 약 25% 사이, 예를 들어, 5%와 25% 사이(예: 5%, 10%, 15%, 20%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다. 일부 실시 예에서, 직경의 변화는 약 15%와 약 25%의 사이, 예를 들어 15%와 25%의 사이(예: 15%, 16%, 17%, 18%, 19%, 20%, 21%, 22%, 23%, 24%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다.
방법(400)은 도 4에 도시된 바와 같이 작동(408)으로 진행하며, 여기서 비등각 희생 층 및 비등각 희생 층에 접하는 유전체 스택의 일부가 제거된다. 도 5에 도시된 예에서, 작동(508)에서, 다른 에칭액이 개구를 통해 도포되어 유전체 스택에서의 실리콘 산화물 층 및 실리콘 질화물 층의 일부와 비등각 희생 층을 제거한다. 일부 실시 예에서, 비등각 희생 층 및 유전체 스택의 일부는, 제1 유전체 층(예: 실리콘 산화물)과 제2 유전체 층(예: 실리콘 질화물) 사이의 선택도가 약 0.9와 약 1.1 사이인 에칭액을 개구를 통해 도포하는 것에 의해 습식 에칭된다. 에칭액의 선택도는 약 1일 수 있다. 제1 유전체 층 및 제2 유전체 층이 각각 실리콘 산화물 및 실리콘 질화물을 포함하는 일부 실시 예에서, 에칭액은 불화수소산(hydrofluoric acid)과 황산(sulfuric acid)의 혼합물을 포함한다. 일부 실시 예에서, 비등각 희생 층 및 유전체 스택의 일부를 제거한 후, 개구의 직경은 약 25% 보다 크지 않은 변화를 갖는다.
도 3c에 도시된 바와 같이, 비등각 희생 층(314)(도 3b에 도시됨)이 에칭 공정에 의해 제거되고, 비등각 희생 층(314)에 접하는 유전체 스택(304)의 일부가 동일한 에칭 공정에 의해 제거되어, 에칭 공정 전후에 실질적으로 동일한 측벽 경사를 유지한다. 에칭 공정 이전의 비등각 희생 층(314)의 측벽 프로파일(316) 및 비등각 희생 층(314)과 유전체 스택(304)의 에지 사이의 인터페이스 프로파일(318)이 도 3c에 도시되어, 전체 비등각 희생 층(314) 및 비등각 희생 층(314)에 인접하는 유전체 스택(304)의 일부를 포함하는, 에칭 공정에 의해 제거된 구조체를 예시한다. 일부 실시 예에서, 에칭액에 의해 에칭된 물질의 양이 (예: y 방향으로) 채널 홀(310)의 측벽을 따라 실질적으로 동일하도록, 실질적으로 동일한 에칭 속도로 비등각 희생 층(314), 유전체 층(306) 및 희생 층(308)의 등방성 습식 에칭을 위해 에칭액이 사용된다. 그 결과, 채널 홀 직경의 변화가 비등각 희생 층(314)을 제거한 후에도 실질적으로 동일하게 유지될 수 있다. 일부 실시 예에서, 비등각 희생 층(314)(측벽 프로파일(316)과 인터페이스 프로파일(318) 사이) 및 유전체 스택(304)의 일부(인터페이스 프로파일(318)와 유전체 스택(304)의 측벽 사이)를 제거한 후, 채널 홀(310)의 직경의 변화는 약 25%보다 크지 않다. 일부 실시 예에서, 비등각 희생 층(314)을 제거한 후 직경의 변화는 약 5%와 약 25% 사이, 예를 들어 5%와 25% 사이(예: 5%, 10%, 15%, 20%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다. 일부 실시 예에서, 직경의 변화는 약 15%와 약 25%의 사이, 예를 들어, 15%와 25%의 사이(예: 15%, 16%, 17%, 18%, 19%, 20%, 21%, 22%, 23%, 24%, 25%, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)이다.
비등각 희생 층(314)을 제거하기 위한 "공격적인" 습식 에칭은, 유전체 층(306)(예: 실리콘 산화물)과 희생 층(308)(예: 실리콘 질화물) 사이의 선택도가 약 0.9와 약 1.1 사이, 예를 들어, 0.9와 1.1 사이(예: 0.9, 0.95, 1, 1.05, 1.1, 이러한 값 중 임의 값에 의한 하단에 의해 경계가 지정된 임의의 범위, 또는 이러한 값 중 두 개의 값에 의해 정의되는 임의의 범위)인 에칭액을 도포하는 것에 의해 달성될 수 있다. 일부 실시 예에서, 에칭액의 선택도는 1과 같이 약 1이다. 일부 실시 예에서, 비등각 희생 층(314)은 실리콘 산화물 층 또는 실리콘 질화물 층이고, 유전체 층(306)은 실리콘 산화물 층이며, 희생 층(308)은 실리콘 질화물 층이고, 실리콘 산화물과 실리콘 질화물 사이의 에칭액의 선택도는 명목상 동일하다. 일부 실시 예에서, 에칭액은 불화수소산과 황산의 혼합물을 포함한다. 불화수소산과 황산의 농도는 혼합물의 실리콘 산화물과 실리콘 질화물 사이의 선택도가 명목상 동일하도록 조정될 수 있다. 에칭액의 성분 및/또는 농도는 비등각 희생 층(314), 유전층(306) 및 희생 층(308)에 의해 사용되는 물질에 따라 달라질 수 있음을 이해해야 한다.
도 3c에 도시된 바와 같이, 천연 산화물(312)(도 3b에 도시됨)도 에칭액에 의해 제거된다. 도 1의 예와 비교하여, 천연 산화물(312)은 전술한 공격적인 습식 에칭 공정을 적용하는 것에 의해 채널 홀(310)로부터 보다 효과적으로 제거될 수 있으며, 이는 상이한 깊이에서 채널 홀(310)의 직경을 보다 고르게 확대시킨다. 일부 실시 예에 따르면, 실리콘 기판(302)의 상단 표면 아래의 채널 홀(310)의 직경(즉, 실리콘 기판(302)으로 연장되는 부분)은, 에칭액이 실리콘에 대해 높은 선택도를 가질 수 있기 때문에 증가하지 않는다. 그 결과, 실리콘 기판(302)의 상단 표면 위의 채널 홀(310)의 직경은 그 아래의 직경보다 클 수 있다. 일부 실시 예에서, 에칭 후 처리 및 반도체 플러그 성장 사전 세정 공정과 같은 하나 이상의 추가 세정 공정은 비등각 희생 층(314)의 제거 이전 및 이후에 남아 있는 에칭 후 잔류물을 추가로 제거한다.
방법(400)은 도 4에 도시된 바와 같이 작동(410)으로 진행하며, 여기서 반도체 플러그가 개구의 하부에 형성된다. 반도체 플러그는 개구의 하부에서 기판으로부터 에피택셜 성장될 수 있다. 일부 실시 예에서, 반도체 플러그는 에피택셜 성장 실리콘 플러그이다. 도 3d에 도시된 바와 같이, 실리콘 플러그(320)는, 임의의 적절한 방향으로 실리콘 기판(302)으로부터(예: 하단 표면 및/또는 측면 표면으로부터) 에피택셜 성장된 단결정 실리콘으로 채널 홀(310)의 하부를 충전하는 것에 의해 형성될 수 있다. 실리콘 플러그(320)를 에피택셜 성장시키기 위한 제조 공정은 VPE(vapor-phase epitaxy), LPE(liquid-phase epitaxy), MPE(molecular-beam epitaxy) 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시 예에서, 결과적인 3D 메모리 디바이스가 반도체 플러그(320)를 포함하지 않을 수 있기 때문에 작동(410)이 생략될 수 있다는 것이 이해된다.
방법(400)은 도 4에 도시된 바와 같이 작동(412)으로 진행하며, 여기서, 채널 구조체가 반도체 플러그 위에 형성된다. 일부 실시 예에서, 채널 구조체는 메모리 필름 및 반도체 채널을 포함한다. 도 3d에 도시된 바와 같이, 채널 구조체(322)는 채널 홀(310)(도 3c에 도시됨)에서 실리콘 플러그(320) 위에 형성된다. 채널 구조체(322)는 메모리 필름(324)(예: 차단 층, 저장 층 및 터널링 층을 포함함) 및 실리콘 플러그(320) 위에 형성된 반도체 채널(326)을 포함할 수 있다. 일부 실시 예에서, 메모리 필름(324)은 먼저 채널 홀(310)의 측벽 및 하단 표면을 따라 증착되고, 이어서 반도체 채널(326)이 메모리 필름(324) 및 접촉 실리콘 플러그(320) 위에 증착된다. 차단 층, 저장 층 및 터널링 층은 메모리 필름(324)을 형성하기 위해 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 공정, 임의의 다른 적절한 공정 또는 이들의 임의 조합을 사용하여, 이 순서로 증착될 수 있다. 그 다음 반도체 채널(326)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 터널링 층 상에 증착될 수 있다. 일부 실시 예에서, 실리콘 산화물과 같은 유전체 물질을 증착하는 것에 의해 반도체 채널(326)의 증착 후에 채널 홀(310)의 나머지 공간에 충전 층(328)이 채워진다.
도 3d에 도시된 바와 같이, 채널 플러그(330)가 채널 홀(310)의 상부에 형성된다. 일부 실시 예에서, 유전체 스택(304)의 상단 표면 상과 채널 홀(310)의 상부에서 메모리 필름(324), 반도체 채널(326) 및 충전 층(328)의 일부가 CMP, 그라인딩, 습식 에칭 및/또는 건식 에칭에 의해 제거되어, 채널 홀(310)의 상부에 리세스를 형성할 수 있다. 채널 플러그(330)는 그 다음에 CVD, PVD, ALD, 전기 도금(electroplating), 무전해 도금(electroless plating), 또는 이들의 임의의 조합과 같은 하나 이상의 필름 증착 공정에 의해 금속과 같은 전도성 물질을 리세스에 증착하는 것에 의해 형성될 수 있다. 이에 의해 NAND 메모리 스트링이 형성된다.
도시되지는 않았지만, 도 3a 내지 도 3d에 도시된 바와 같이 NAND 메모리 스트링을 형성한 후, 메모리 스택은 유전체 스택(304)의 희생 층(308)을 전도체 층으로 대체하는 것에 의해 형성될 수 있음을 이해한다. 따라서 메모리 스택은 복수의 전도체/유전체 층 쌍을 포함할 수 있다. 일부 실시 예에서, 메모리 스택을 형성하기 위해, 슬릿(slit) 개구(예: 게이트 라인 슬릿)가 유전체 스택(304)을 통해 형성될 수 있고, 복수의 측면 리레스를 형성하기 위해 유전체 스택(304)의 희생 층(308)은 슬릿 개구를 통해 에칭액을 도포하는 것에 의해 에칭되며, 그리고 전도체 층은 측면 리세스에 증착될 수 있다.
본 개시의 일 측면에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 인터리브된 제1 유전체 층과 제2 유전체 층을 포함하는 유전체 스택이 기판 상에 형성된다. 유전체 스택을 통해 수직으로 연장되는 개구가 형성된다. 비등각 희생 층이 개구의 측벽을 따라 형성된다. 비등각 희생 층 및 비등각 희생 층에 접하는 유전체 스택의 일부가 제거된다. 반도체 플러그는 비등각 희생 층과 유전체 스택의 일부를 제거한 후 개구의 하부에 형성된다. 채널 구조체가비등각 희생 층과 유전체 스택의 일부를 제거한 후 개구에 형성된다.
일부 실시 예에서, 비등각 희생 층의 두께는 개구의 측벽을 따라 위에서 아래로 감소한다.
일부 실시 예에서, 비등각 희생 층 및 유전체 스택의 일부를 제거하기 위해, 제1 유전체 층과 제2 유전체 층 사이의 선택도가 약 0.9 와 약 1.1 사이인, 제1 에칭액이 개구를 통해 도포된다. 제1 에칭액의 선택도는 약 1일 수 있다. 일부 실시 예에서, 제1 유전체 층 및 제2 유전체 층은 각각 실리콘 산화물 및 실리콘 질화물을 포함하고, 제1 에칭액은 불화수소산과 황산의 혼합물을 포함한다.
일부 실시 예에서, 비등각 희생 층은 실리콘 산화물을 포함한다.
일부 실시 예에서, 비등각 희생 층을 형성하기 전에, 제2 에칭액이 개구를 통해 도포되어 개구에서 에칭 후 잔류물을 제거한다. 제2 에칭액은 황산과 과산화수소의 혼합물을 포함할 수 있다.
일부 실시 예에서, 비등각 희생 층을 형성한 후, 개구 직경의 변화는 약 25% 보다 크지 않다. 일부 실시 예에서, 비등각 희생 층 및 유전체 스택의 일부를 제거한 후, 개구 직경의 변화는 약 25% 보다 크지 않다.
일부 실시 예에서, 반도체 플러그는 비등각 희생 층 및 유전체 스택의 일부를 제거한 후 개구의 하부에 형성된다.
본 개시의 다른 측면에 따르면, 3D 메모리 디바이스에서 채널 홀을 형성하는 방법이 개시된다. 기판상의 인터리브된 실리콘 산화물 층과 실리콘 질화물 층을 통해 개구가 에칭된다. 비등각 희생 층이 개구의 측벽을 따라 증착된다. 비등각 희생 층의 두께는 개구의 측벽을 따라 위에서 아래로 감소한다. 실리콘 산화물과 실리콘 질화물 사이의 선택도가 약 0.9 내지 약 1.1 사이인 제1 에칭액이 개구를 통해 도포되어 채널 홀을 형성한다.
일부 실시 예에서, 제1 에칭액의 선택도는 약 1이다. 일부 실시 예에서, 제1 에칭액은 불화수소산과 황산의 혼합물을 포함한다.
일부 실시 예에서, 비등각 희생 층은 실리콘 산화물을 포함한다.
일부 실시 예에서, 비등각 희생 층 및 비등각 희생 층에 인접한 실리콘 산화물 층과 실리콘 질화물 층의 일부는 제1 에칭액에 의해 제거된다.
일부 실시 예에서, 비등각 희생 층을 증착하기 전에, 제2 에칭액이 개구를 통해 도포되어 개구에서 에칭 후 잔류물을 제거한다. 제2 에칭액은 황산과 과산화수소의 혼합물을 포함할 수 있다.
일부 실시 예에서, 비등각 희생 층을 증착한 후, 개구 직경의 변화는 약 25% 보다 크지 않다. 일부 실시 예에서, 제1 에칭액을 도포한 후, 개구 직경의 변화는 약 25% 보다 크지 않다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 디바이스는 기판, 기판상의 인터리브된 전도체 층과 유전체 층을 포함하는 메모리 스택, 및 메모리 스택을 통해 수직으로 연장되는 메모리 스트링을 포함한다. 메모리 스트링은 채널 구조체를 포함한다. 채널 구조체의 직경 변화는 약 25% 보다 크지 않다.
일부 실시 예에서, 직경의 변화는 약 5%와 약 25%의 사이이다. 일부 실시 예에서, 직경의 변화는 약 15%와 약 25%의 사이이다.
일부 실시 예에서, 메모리 스트링은 채널 구조체 아래에 반도체 플러그를 더 포함한다. 일부 실시 예에 따르면, 채널 구조체의 직경은 반도체 플러그의 직경보다 크다.
일부 실시 예에서, 채널 구조체는 메모리 필름 및 반도체 채널을 포함한다.
특정 실시 예에 대한 전술한 설명은 본 개시의 일반적인 개념으로부터 벗어나지 않고 과도한 실험없이, 당업자가 다른 사람들이 본 기술 분야의 지식을 적용하는 것에 의해, 특정 실시 예와 같은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러 낼 것이다. 따라서, 이러한 적응 및 수정은 여기에서 제시된 교시 및 지침(guidance)에 기반하여 개시된 실시 예의 균등물의 의미 및 범위 내에 있도록 의도된다. 여기서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시 예들은 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록(functional building block)의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계가 정의될 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시 예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술 한 예시적인 실시 예 중 어느 것에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.
Claims (26)
- 3차원(three-dimensional, 3D) 메모리 디바이스를 형성하는 방법으로서,
기판 상에 인터리브된(interleaved) 제1 유전체 층(dielectric layer)과 제2 유전체 층을 포함하는 유전체 스택(dielectric stack)을 형성하는 단계;
상기 유전체 스택을 통해 수직으로 연장되는 개구(opening)를 형성하는 단계;
상기 개구의 직경의 변화(variation)가 감소되도록, 상기 개구의 측벽(sidewall)을 따라 비등각 희생 층(nonconformal sacrificial layer)을 형성하는 단계;
상기 비등각 희생 층 및 상기 비등각 희생 층에 접하는(abut) 상기 유전체 스택의 일부를 제거하는 단계; 및
상기 비등각 희생 층 및 상기 유전체 스택의 일부를 제거한 후 채널 구조체(channel structure)를 상기 개구에 형성하는 단계
를 포함하는 방법. - 제1항에 있어서,
상기 비등각 희생 층의 두께는 상기 개구의 측벽을 따라 위(top)에서 아래(bottom)로 감소하는, 방법. - 제1항에 있어서,
상기 비등각 희생 층 및 상기 유전체 스택의 일부를 제거하는 것은,
상기 제1 유전체 층과 상기 제2 유전체 층 사이의 선택도(selectivity)가 0.9와 1.1 사이인 제1 에칭액(etchant)을 상기 개구를 통해 도포(apply)하는 단계
를 포함하는, 방법. - 제3항에 있어서,
상기 제1 에칭액의 선택도가 1인, 방법. - 제3항에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층은 각각 실리콘 산화물(silicon oxide) 및 실리콘 질화물(silicon nitride)을 포함하고, 그리고
상기 제1 에칭액은 불화수소산(hydrofluoric acid)과 황산(sulfuric acid)의 혼합물(mixture)을 포함하는, 방법. - 제1항에 있어서,
상기 비등각 희생 층은 실리콘 산화물을 포함하는, 방법. - 제1항에 있어서,
상기 비등각 희생 층을 형성하는 단계 이전에,
제2 에칭액을 상기 개구를 통해 도포하여, 상기 개구에서 에칭 후 잔류물(post-etch residuals)을 제거하는 단계
를 더 포함하는 방법. - 제7항에 있어서,
상기 제2 에칭액은 황산(sulfuric acid)과 과산화수소(hydrogen peroxide)의 혼합물을 포함하는, 방법. - 제1항에 있어서,
상기 비등각 희생 층을 형성한 후, 상기 개구의 직경의 변화가 25% 보다 크지 않은, 방법. - 제9항에 있어서,
상기 비등각 희생 층 및 상기 유전체 스택의 일부를 제거한 후, 상기 개구의 직경의 변화가 25%보다 크지 않은, 방법. - 3차원(three-dimensional, 3D) 메모리 디바이스에 채널 홀(hole)을 형성하는 방법으로서,
기판 상의 인터리브된 실리콘 산화물 층과 실리콘 질화물 층을 통해 개구를 에칭하는 단계;
상기 개구의 측벽을 따라 비등각 희생 층을 증착하는 단계 - 상기 비등각 희생 층의 두께가 상기 개구의 측벽을 따라 위에서 아래로 감소함 -; 및
실리콘 산화물과 실리콘 질화물 사이의 선택도가 0.9와 1.1 사이인 제1 에칭액을 상기 개구를 통해 도포하여 상기 채널 홀을 형성하는 단계
를 포함하는 방법. - 제11항에 있어서,
상기 제1 에칭액의 선택도가 1인, 방법. - 제11항에 있어서,
상기 제1 에칭액은 불화수소산과 황산의 혼합물을 포함하는, 방법. - 제11항에 있어서,
상기 비등각 희생 층은 실리콘 산화물을 포함하는, 방법. - 제11항에 있어서,
상기 비등각 희생 층 및 상기 비등각 희생 층과 접하는 상기 실리콘 산화물 층과 상기 실리콘 질화물 층의 일부가 상기 제1 에칭액에 의해 제거되는, 방법. - 제11항에 있어서,
상기 비등각 희생 층을 증착하는 단계 이전에,
제2 에칭액을 상기 개구를 통해 도포하여 상기 개구에서 에칭 후 잔류물을 제거하는 단계
를 더 포함하는 방법. - 제16항에 있어서,
상기 제2 에칭액은 황산과 과산화수소의 혼합물을 포함하는, 방법. - 제11항에 있어서,
상기 비등각 희생 층을 증착한 후, 상기 개구의 직경의 변화가 25%보다 크지 않은, 방법. - 제18항에 있어서,
상기 제1 에칭액을 도포한 후, 상기 개구의 직경의 변화가 25%보다 크지 않은, 방법. - 삭제
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