CN112490140B - 一种监测沟道通孔的开封方法 - Google Patents

一种监测沟道通孔的开封方法 Download PDF

Info

Publication number
CN112490140B
CN112490140B CN202011296833.9A CN202011296833A CN112490140B CN 112490140 B CN112490140 B CN 112490140B CN 202011296833 A CN202011296833 A CN 202011296833A CN 112490140 B CN112490140 B CN 112490140B
Authority
CN
China
Prior art keywords
layer
dielectric stack
unsealing
polysilicon layer
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011296833.9A
Other languages
English (en)
Other versions
CN112490140A (zh
Inventor
周永平
宋冬门
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011296833.9A priority Critical patent/CN112490140B/zh
Publication of CN112490140A publication Critical patent/CN112490140A/zh
Application granted granted Critical
Publication of CN112490140B publication Critical patent/CN112490140B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

本发明提供一种监测沟道通孔的开封方法，包括以下步骤：提供具有沟道通孔的堆叠结构，其中所述堆叠结构包括第一多晶硅层、位于第一多晶硅层之上的第一介质叠层、位于第一介质叠层之上的第二多晶硅层以及位于第二多晶硅层之上的第二介质叠层，所述沟道通孔贯穿第二介质叠层、第二多晶硅层以及第一介质叠层，并凹入第一多晶硅层中；将所述堆叠结构置于单腔体清洗设备中；利用氢氟酸去除所述第二介质叠层和所述第一介质叠层；采用纳米喷雾去除所述第二多晶硅层。本发明监测沟道通孔的开封方法可避免上下两层多晶硅重叠，以及上层多晶硅在后续制程中发生剥离而造成机台污染等风险，可以实现在线监测，缩短检查周期，从而提高整个生产项目的进度。

Description

一种监测沟道通孔的开封方法
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种用于监测沟道通孔的开封(decap)方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了三维结构的3D NAND存储器。在3D NAND结构中，随着层数的不断增加，器件结构越来越复杂，对沟道通孔(Channel hole)刻蚀的挑战性也越来越大。为了满足器件性能的要求，在器件制造过程中需要对刻蚀的通孔形貌进行监测，例如，需要监测通孔的底部轮廓和外直径，从而调整工艺使通孔横截面尽量接近圆形。
然而，随着刻蚀沟道通孔的叠层结构越来越复杂，监测沟道通孔的底部轮廓也变得更加困难。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种监测沟道通孔的开封方法，用于解决现有技术中沟道通孔监测困难的问题。
为实现上述目的及其他相关目的，本发明提供一种监测沟道通孔的开封方法，该方法包括以下步骤：
提供一个堆叠结构，在所述堆叠结构上至少具有一个沟道通孔；其中，所述堆叠结构包括第一多晶硅层、位于所述第一多晶硅层之上的第一介质叠层、位于所述第一介质叠层之上的第二多晶硅层以及位于所述第二多晶硅层之上的第二介质叠层，所述沟道通孔贯穿所述第二介质叠层、所述第二多晶硅层以及所述第一介质叠层，并凹入所述第一多晶硅层中；
将所述堆叠结构置于单腔体清洗设备中；
利用氢氟酸去除所述第二介质叠层和所述第一介质叠层；
采用纳米喷雾去除所述第二多晶硅层。
可选地，在去除了所述第二介质叠层、所述第一介质叠层以及所述第二多晶硅层之后，对所述堆叠结构进行轮廓形貌的检测。
进一步可选地，采用扫描电子显微镜(SEM，scanning electron microscope)对所述堆叠结构进行轮廓形貌的检测。
可选地，利用氢氟酸去除所述第二介质叠层和所述第一介质叠层时，采用质量分数为49％的氢氟酸溶液，清洗温度为40～80℃。
可选地，所述纳米喷雾采用水喷雾，流量为60～100L/min。
进一步可选地，所述纳米喷雾的温度为10～30℃，喷洗时间为1～3分钟。
可选地，在利用氢氟酸去除所述第二介质叠层和所述第一介质叠层之后，先用水清洗所述堆叠结构，然后干燥所述堆叠结构，再采用纳米喷雾去除所述第二多晶硅层。
可选地，所述第一介质叠层包括氧化层、氮化层、氮氧化层中的一种或多种。
可选地，所述第二介质叠层包括氧化层、氮化层、氮氧化层中的一种或多种。
可选地，所述第二多晶硅层的厚度为20～40nm。
如上所述，本发明监测沟道通孔的开封方法，具有以下有益效果：
本发明的开封方法采用单腔体清洗设备进行单独的湿法清洗，既去除了沟道通孔周围的介质叠层，还利用纳米喷雾去除了上层多晶硅，从而可避免开封后上层多晶硅仍悬浮于底层多晶硅上而造成多晶硅重叠的问题，可提高对通孔底部形貌的监测效果，同时还避免了上层多晶硅在后续制程中发生剥离而造成机台污染等风险。
采用本发明的开封方法，解决了由于上层多晶硅剥离造成的机台污染等问题，因此可以实现在线监测，例如可采用在线的扫描电子显微进行检查，通过顶部视角实现沟道通孔底部轮廓的监测。采用在线监测的方式可以缩短检查周期，从而提高整个生产项目的进度。
附图说明
图1显示为本发明提供的一种监测沟道通孔的开封方法的流程图。
图2a-2c显示为本发明实施例中一种监测沟道通孔的开封方法的实施过程示意图，其中，图2a显示为提供的堆叠结构示意图，图2b显示为去除第二介质叠层和第一介质叠层的示意图，图2c显示为去除第二多晶硅层的示意图。
图3显示为采用本发明实施例提供的监测沟道通孔的开封方法后进行扫描电镜检测的结果。
图4显示为本发明实施例中的堆叠结构在未去除第二多晶硅层时，出现多晶硅重叠的扫描电镜检测结果。
图5显示为本发明实施例中的堆叠结构在未去除第二多晶硅层时，出现多晶硅剥离的扫描电镜检测结果。
元件标号说明
100 堆叠结构
101 半导体衬底
102 绝缘层
103 第一多晶硅层
104 第一介质叠层
105 第二多晶硅层
106 第二介质叠层
200 沟道通孔
S1-S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在3D NAND结构中，随着层数的不断增加，器件结构越来越复杂，对沟道通孔刻蚀的挑战性也越来越大。为了满足器件性能的要求，在器件制造过程中需要对刻蚀的通孔形貌进行监测。随着刻蚀沟道通孔的堆叠结构越来越复杂，监测沟道通孔的底部轮廓也变得更加困难。为此，本发明提供了一种用于监测沟道通孔的开封方法，利用该方法可以实现对沟道通孔底部轮廓的在线监测，缩短检查周期，从而可提高整个生产项目的进度。
请参阅图1，本发明提供的监测沟道通孔的开封方法，包括以下步骤：
S1提供一个堆叠结构，在所述堆叠结构上至少具有一个沟道通孔；其中，所述堆叠结构包括第一多晶硅层、位于所述第一多晶硅层之上的第一介质叠层、位于所述第一介质叠层之上的第二多晶硅层以及位于所述第二多晶硅层之上的第二介质叠层，所述沟道通孔贯穿所述第二介质叠层、所述第二多晶硅层以及所述第一介质叠层，并凹入所述第一多晶硅层中；
S2将所述堆叠结构置于单腔体清洗设备中；
S3利用氢氟酸去除所述第二介质叠层和所述第一介质叠层；
S4采用纳米喷雾去除所述第二多晶硅层。
步骤S4完成开封后即可对所述堆叠结构进行轮廓形貌的检测，从而实现对沟道通孔底部轮廓的监测。本发明的开封方法采用单腔体清洗设备进行单独的湿法清洗，既去除了沟道通孔周围的介质叠层，还利用纳米喷雾去除了上层多晶硅，从而可避免开封后上层多晶硅仍悬浮于底层多晶硅上而造成多晶硅重叠的问题，以及开封后上层多晶硅在后续制程中发生剥离而造成机台污染等风险。
下面结合附图及实施例进一步详细说明本发明提供的开封方法的具体操作步骤。
首先，本实施例提供一个堆叠结构100，在所述堆叠结构100上至少具有一个沟道通孔200。如图2a所示，所述堆叠结构100包括半导体衬底101、位于半导体衬底101上的绝缘层102、位于所述绝缘层102上的第一多晶硅层103、位于所述第一多晶硅层103之上的第一介质叠层104、位于所述第一介质叠层104之上的第二多晶硅层105以及位于所述第二多晶硅层105之上的第二介质叠层106。所述沟道通孔200贯穿所述第二介质叠层106、所述第二多晶硅层105以及所述第一介质叠层104，并凹入所述第一多晶硅层103中，在所述沟道通孔200底部露出部分所述第一多晶硅层103。沟道通孔通常用于填充导电材料使通孔下方的器件或电路能够通过通孔向外引出。本实施例中所述第一多晶硅层103和所述第二多晶硅层105可以通过所述沟道通孔200与外界实现电性连接。根据实际的器件结构情况，在所述堆叠结构100上的沟道通孔200可以是一个或多个，多个沟道通孔200可以阵列排布或根据器件的需要布置在适合的位置，本发明对沟道通孔200的数量和排布位置没有具体限制。
具体地，所述半导体衬底101可以为硅衬底或其他适合的半导体材料衬底。所述绝缘层102可以为氧化硅、氮化硅或其他适合的绝缘材料。本实施例中，所述绝缘层102包括自下而上依次堆叠的氧化层、氮化层、氧化层。介质叠层可以由氧化物、氮化物、氮氧化物等一种或多种介质材料堆叠而成。所述第一介质叠层104可以包括氧化层、氮化层、氮氧化层中的一种或多种，本实施例中，所述第一介质叠层104包括自下而上依次堆叠的氧化层、氮化层、氧化层。所述第二介质叠层106可以包括氧化层、氮化层、氮氧化层中的一种或多种，本实施例中，所述第二介质叠层106为多层交替堆叠的氧化层和氮化层。需要说明的是，在具体地应用当中，所述第一介质叠层104和所述第二介质叠层106的材料、层数、不同材料层之间的堆叠次序、各层材料的厚度都可以根据器件的实际情况进行选择，本发明对此不做具体限制。所述第一多晶硅层103即为底层多晶硅，所述第二多晶硅层103即为上层多晶硅，在具体地应用当中，它们可以根据器件实际需要具有各自的掺杂浓度和掺杂类型，本发明对此不做具体限制。本实施例中，所述第一多晶硅层103的厚度可以为150～250nm，所述第二多晶硅层103的厚度可以为20～40nm。第二多晶硅层103，即上层多晶硅通常较薄，因此可以在后续步骤中被纳米喷雾喷洗掉。
在实际应用中，所述堆叠结构100可以是制备在半导体晶圆上的器件结构的一部分。根据开封检测的要求，在晶圆上可以设置需要监测的开封区域。然后，将具有所述堆叠结构100的晶圆单独置于单腔体清洗设备中，对开封区域内的堆叠结构100进行清洗以去除开封区域内的所述第一介质叠层104、第二介质叠层106以及第二多晶硅层105，从而方便利用检测设备对沟道通孔200的轮廓形貌进行监测。本发明利用单腔体清洗设备，可以将具有所述堆叠结构100的晶片单独进行湿法清洗，可以避免清洗时对在线机台的污染。
进行清洗时，如图2b所示，先利用氢氟酸去除所述第二介质叠层106和所述第一介质叠层104。在本实施例中，可以采用质量分数为49％的氢氟酸溶液对所述堆叠结构100进行清洗，例如喷洗或浸泡，以去除所述第二介质叠层106和所述第一介质叠层104，清洗温度可以为40～80℃，清洗时间可以为1min。清洗的时长根据第二介质叠层106和第一介质叠层104的实际厚度可以适当选取和调整，以保证将它们清洗干净。在采用氢氟酸进行清洗后，可以用清水对堆叠结构100进行清洗，然后干燥所述堆叠结构100，从而避免在堆叠结构100上有清洗液和反应物的残留。
最后，如图2c所示，采用纳米喷雾去除所述第二多晶硅层105。在本实施例中，所述纳米喷雾可以采用水喷雾，流量可以为60～100L/min，所述纳米喷雾的温度可以为室温，如为10～30℃，喷洗时间可以为1～3分钟，喷洗时间可以根据所述第二多晶硅层105的实际厚度进行调整。
按照上述方法去除了所述第二介质叠层106、所述第一介质叠层104以及所述第二多晶硅层105之后，即可对所述堆叠结构100进行轮廓形貌的检测，或根据需要进行其他特征参数的检测。例如，可检测通孔外直径的均匀性、表面平整度等，这些参数可作为刻蚀调整的依据。本实施例采用扫描电子显微镜(SEM，scanning electron microscope)或其它类似的检测设备进行了所述轮廓形貌的检测。图3提供了一个具有多沟道通孔的堆叠结构100在采用本实施例开封方法后的扫描电镜检测结果，通过图3可以从顶部视角清晰地观测到每个沟道通孔的底部轮廓，从而可监测器件结构是否达到标准，这对生产工艺的调整和优化有重要意义。
而在传统的开封监测方法中，通常会采用批处理(Batch)机台将多片晶圆放入同一清洗槽中同时清洗。这种清洗方式只能清洗掉由氧化物和氮化物交替堆叠的介质叠层，而不能去除多晶硅，清洗后第二多晶硅层105(即上层多晶硅)会悬在第一多晶硅层103(即底层多晶硅)上，在清洗过程中以及后续检测过程中很容易发生剥离(peeling)，从而造成机台污染。剥离产生的渣屑如果掉在在线生产的机台里，会影响后续其他产品的生产，而剥离发生在后续的检测机台中会更加难以清洗，并且上层多晶硅与底层多晶硅的重叠也会严重影响检测结果。图4提供了一个堆叠结构100在未去除第二多晶硅层105时，出现多晶硅重叠的扫描电镜检测结果，可见，多晶硅的重叠使得沟道通孔的底部轮廓难以观测。图5提供了一个堆叠结构100在未去除第二多晶硅层105时，出现多晶硅剥离的扫描电镜检测结果。
综上所述，本发明的开封方法采用单腔体清洗设备进行单独的湿法清洗，既去除了沟道通孔周围的介质叠层，还利用纳米喷雾去除了上层多晶硅，从而可避免上层多晶硅悬浮于底层多晶硅上而造成的多晶硅重叠，大大提高了对通孔底部形貌的监测效果，同时还避免了上层多晶硅在后续制程中发生剥离而造成机台污染等风险。采用本发明的开封方法，解决了由于多晶硅剥离造成的机台污染等问题，因此可以实现在线监测，例如可采用在线的扫描电镜检查，通过顶部视角实现沟道通孔底部轮廓的监测。采用在线监测的方式可以缩短检查周期，从而可提高整个生产项目的进度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种监测沟道通孔的开封方法，其特征在于，包括以下步骤：
提供一个堆叠结构，在所述堆叠结构上至少具有一个沟道通孔；其中，所述堆叠结构包括第一多晶硅层、位于所述第一多晶硅层之上的第一介质叠层、位于所述第一介质叠层之上的第二多晶硅层以及位于所述第二多晶硅层之上的第二介质叠层，所述沟道通孔贯穿所述第二介质叠层、所述第二多晶硅层以及所述第一介质叠层，并凹入所述第一多晶硅层中；
将所述堆叠结构置于单腔体清洗设备中；
利用氢氟酸去除所述第二介质叠层和所述第一介质叠层；
采用纳米喷雾去除所述第二多晶硅层。
2.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：在去除了所述第二介质叠层、所述第一介质叠层以及所述第二多晶硅层之后，对所述堆叠结构进行轮廓形貌的检测。
3.根据权利要求2所述的监测沟道通孔的开封方法，其特征在于：采用扫描电子显微镜对所述堆叠结构进行轮廓形貌的检测。
4.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：利用氢氟酸去除所述第二介质叠层和所述第一介质叠层时，采用质量分数为49％的氢氟酸溶液，清洗温度为40～80℃。
5.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：所述纳米喷雾采用水喷雾，流量为60～100L/min。
6.根据权利要求5所述的监测沟道通孔的开封方法，其特征在于：所述纳米喷雾的温度为10～30℃，喷洗时间为1～3分钟。
7.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：在利用氢氟酸去除所述第二介质叠层和所述第一介质叠层之后，先用水清洗所述堆叠结构，然后干燥所述堆叠结构，再采用纳米喷雾去除所述第二多晶硅层。
8.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：所述第一介质叠层包括氧化层、氮化层、氮氧化层中的一种或多种。
9.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：所述第二介质叠层包括氧化层、氮化层、氮氧化层中的一种或多种。
10.根据权利要求1所述的监测沟道通孔的开封方法，其特征在于：所述第二多晶硅层的厚度为20～40nm。
CN202011296833.9A 2020-11-18 2020-11-18 一种监测沟道通孔的开封方法 Active CN112490140B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011296833.9A CN112490140B (zh) 2020-11-18 2020-11-18 一种监测沟道通孔的开封方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011296833.9A CN112490140B (zh) 2020-11-18 2020-11-18 一种监测沟道通孔的开封方法

Publications (2)

Publication Number Publication Date
CN112490140A CN112490140A (zh) 2021-03-12
CN112490140B true CN112490140B (zh) 2023-08-01

Family

ID=74931611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011296833.9A Active CN112490140B (zh) 2020-11-18 2020-11-18 一种监测沟道通孔的开封方法

Country Status (1)

Country Link
CN (1) CN112490140B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103524A (ko) * 2016-03-04 2017-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN107507787A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔的检测方法
CN107731849A (zh) * 2017-08-25 2018-02-23 长江存储科技有限责任公司 3d nand闪存沟道孔的制备方法及3d nand闪存
CN107946310A (zh) * 2017-11-16 2018-04-20 长江存储科技有限责任公司 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
CN107968058A (zh) * 2017-11-23 2018-04-27 长江存储科技有限责任公司 一种深孔刻蚀底部硅衬底形貌的量测表征方法
CN110544695A (zh) * 2019-09-09 2019-12-06 长江存储科技有限责任公司 一种三维存储器的制造方法
CN110729300A (zh) * 2019-10-17 2020-01-24 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111276416A (zh) * 2020-02-20 2020-06-12 长江存储科技有限责任公司 半导体结构套刻对准的检测方法及3d存储器件制造方法
CN111323443A (zh) * 2020-03-04 2020-06-23 武汉新芯集成电路制造有限公司 Sono刻蚀样品制备及检测方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146215A1 (de) * 2001-09-19 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und Halbleiterspeicherelement-Anordnung
CN107785273B (zh) * 2016-08-31 2020-03-13 无锡华润上华科技有限公司 半导体器件及其制造方法
EP3821465B1 (en) * 2018-10-11 2024-03-06 Yangtze Memory Technologies Co., Ltd. Method for forming channel hole in three-dimensional memory device using nonconformal sacrificial layer
US10833101B2 (en) * 2019-03-04 2020-11-10 Sandisk Technologies Llc Three-dimensional memory device with horizontal silicon channels and method of making the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103524A (ko) * 2016-03-04 2017-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN107731849A (zh) * 2017-08-25 2018-02-23 长江存储科技有限责任公司 3d nand闪存沟道孔的制备方法及3d nand闪存
CN107507787A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔的检测方法
CN107946310A (zh) * 2017-11-16 2018-04-20 长江存储科技有限责任公司 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
CN107968058A (zh) * 2017-11-23 2018-04-27 长江存储科技有限责任公司 一种深孔刻蚀底部硅衬底形貌的量测表征方法
CN110544695A (zh) * 2019-09-09 2019-12-06 长江存储科技有限责任公司 一种三维存储器的制造方法
CN110729300A (zh) * 2019-10-17 2020-01-24 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111276416A (zh) * 2020-02-20 2020-06-12 长江存储科技有限责任公司 半导体结构套刻对准的检测方法及3d存储器件制造方法
CN111323443A (zh) * 2020-03-04 2020-06-23 武汉新芯集成电路制造有限公司 Sono刻蚀样品制备及检测方法

Also Published As

Publication number Publication date
CN112490140A (zh) 2021-03-12

Similar Documents

Publication Publication Date Title
US8440573B2 (en) Method and apparatus for pattern collapse free wet processing of semiconductor devices
KR100970069B1 (ko) 반도체 장치의 제조 방법 및 반도체 제조 장치
US9349617B2 (en) Mechanisms for wafer cleaning
TW202017019A (zh) Cmp晶圓清洗設備
KR101117573B1 (ko) 하이브리드 공정을 이용한 ｔｓｖ 가공방법
US20120285483A1 (en) Method of cleaning a wafer
US7655095B2 (en) Method of cleaning semiconductor surfaces
JP2007214347A (ja) 電子デバイスの洗浄装置及び電子デバイスの洗浄方法
CN112490140B (zh) 一种监测沟道通孔的开封方法
KR20200100855A (ko) 기판 처리 방법 및 기판 처리 장치
TWI539515B (zh) 晶片堆疊結構之洗淨方法及洗淨設備
TWI242234B (en) Method of improving device performance
TW200529314A (en) Method for fabricating semiconductor device
CN108493104A (zh) 等离子体刻蚀方法及等离子体刻蚀后处理方法
CN219226291U (zh) 减少刻蚀缺陷的刻蚀结构
CN103854962A (zh) 晶圆刻蚀后的清洗方法
KR100533387B1 (ko) 반도체소자의 역공정 방법
JP3070543B2 (ja) 半導体装置の製造方法
KR20060104398A (ko) 반도체 소자의 제조 방법
US20050112903A1 (en) Process for removing tungsten particles after tungsten etch-back
JP2015211137A (ja) 半導体素子の製造方法及び洗浄処理システム
US20070298620A1 (en) Surface treatment, sorting and assembling methods of microelectronic devices and storage structure thereof
US20040064965A1 (en) Wafer dryer system for PRS wet bench
KR100779399B1 (ko) 반도체 소자의 제조방법
KR19980077530A (ko) 반도체소자의 두께측정 테스트 패턴

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant