KR100970069B1 - 반도체 장치의 제조 방법 및 반도체 제조 장치 - Google Patents

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Abstract

본 발명의 과제는 반도체 기판의 대구경화가 진행되어도 높은 세정 능력을 유지할 수 있는 반도체 장치의 제조 방법 및 반도체 제조 장치를 제공하는 것이다.
실리콘 기판(10) 상에 피연마막(13)을 형성하는 공정과, 피연마막(13)을 연마하는 공정과, 연마에 의해 형성된 연마면 S1의 적어도 일부 영역(Ⅰ)을 에칭하는 작용이 있는 산성인 제1 세정액에 연마면 S1을 노출시키는 제1 스텝과, 상기 제1 스텝 후, 알카리성인 제2 세정액에 연마면 S1을 노출시키는 제2 스텝을 행함으로써, 연마면 S1을 세정하는 공정을 갖는 반도체 장치의 제조 방법에 의한다.
실리콘 기판, 피연마막, 연마면, 소자 분리홈, 세정용 브러시

Description

반도체 장치의 제조 방법 및 반도체 제조 장치 {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR MANUFACTURING EQUIPMENT}
본 발명은 반도체 장치의 제조 방법 및 반도체 제조 장치에 관한 것이다.
최근, LSI 등의 반도체 장치의 제조 공정에서는, 포토레지스트를 노광할 때의 노광 마진을 확보하는 등의 이유에 의해, 절연막의 표면을 CMP(Chemical Mechanical Polishing)에 의해 연마하여 평탄하게 하는 것이 필수가 되고 있다. 또한, 콘택트 홀 내에 도전성 플러그를 형성할 때에도, 텅스텐막에 대해 CMP를 행하여, 텅스텐막을 콘택트 홀 내에만 남기는 것이 행해진다.
한편, 최근에는 반도체 기판의 대구경화가 진행되고 있고, 반도체 장치의 양산 공정에 있어서 종래의 200 ㎜ 웨이퍼로부터 300 ㎜ 웨이퍼가 채용되기 시작하고 있다.
CMP 후에는, 슬러리 등을 씻어내는 목적으로 반도체 기판에 대한 세정이 행해지지만, 이와 같이 대구경화된 반도체 기판에 대해 지금까지의 200 ㎜ 웨이퍼에 대한 세정 방법을 유용한 것에서는, 세정 후에 기판 상에 이물질이 잔존한다는 문제가 있다.
본 발명의 목적은, 반도체 기판의 대구경화가 진행되어도 높은 세정 능력을 유지할 수 있는 반도체 장치의 제조 방법 및 반도체 제조 장치를 제공하는 것에 있다.
본 발명의 일 관점에 따르면, 반도체 기판 상에 피연마막을 형성하는 공정과, 상기 피연마막을 연마하는 공정과, 상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 스텝과, 상기 제1 스텝 후, 알카리성인 제2 세정액에 상기 연마면을 노출시키는 제2 스텝을 행함으로써, 상기 연마면을 세정하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 관점에 따르면, 반도체 기판 상에 형성된 피연마막을 연마하는 연마부와, 상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 세정조와, 상기 1 세정액에 노출된 후의 상기 연마면을 알카리성인 제2 세정액에 노출시키는 제2 세정조를 갖는 반도체 제조 장치가 제공된다.
다음에, 본 발명의 작용에 대해 설명한다.
본 발명에서는, 제1 스텝에 있어서 연마면이 제1 세정액에 노출될 때, 상기 제1 세정액에 의해 연마면의 일부 영역이 에칭되므로, 연마면에 부착되어 있는 이 물질이 리프트 오프되기 쉬워진다. 그로 인해, 제2 스텝에 있어서 제2 세정액으로 그 이물질을 제거하는 것이 용이해져, 반도체 기판의 대구경화가 진행되어도 높은 세정 능력을 유지할 수 있다.
또한, 반도체 기판을 세로로 보유 지지하면서 제1 스텝과 제2 스텝을 행함으로써, 제1 세정액이나 제2 세정액이 반도체 기판의 표면에 머물지 않고 기판의 하방으로 신속하게 흘러 내려가, 제1, 제2 세정액 내의 이물질이 반도체 기판에 재부착되는 것을 방지하기 쉬워진다.
여기서, 제1 스텝에서 사용되는 제1 세정액은 산성이기 때문에, 상기 제1 세정액 중의 이물질은 자신의 ξ 전위에 의해 반도체 기판측으로 끌어 당겨지기 쉽다. 따라서, 제1 스텝에서 세정용 브러시를 이용하면, 브러시에 부착되어 있는 이물질이 반도체 기판에 재부착되어, 높은 세정 효과를 기대할 수 없으므로, 제1 스텝에서는 세정용 브러시를 연마면에 닿게 하지 않는 것이 바람직하다.
본 발명에 따르면, 연마면의 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액을 이용하는 제1 스텝과, 알카리성인 제2 세정액을 이용하는 제2 스텝을 이 순서로 행함으로써 연마면을 세정하므로, 반도체 기판의 대구경화가 진행되어도 높은 세정 능력을 발휘할 수 있다.
(1) 예비적 사항에 대한 설명
처음으로, 본 발명의 예비적 사항에 대해 설명한다.
반도체 제조 장치에 대해
도1은 예비적 사항에 관한 반도체 제조 장치의 상면도이다.
이 반도체 장치(100)는 연마부(100a)와 세정부(100b)로 크게 구별된다.
연마부(100a)는, 4개의 연마 헤드(104)가 설치된 캐루셀(carousel)(103)과, 연마 헤드(104)에 파지된 실리콘(반도체) 기판(10)이 꽉 눌리는 3개의 플래튼(platen)(102)을 갖는다.
연마시에는, 각 플래튼(102)이 화살표 A의 방향으로 회전하는 동시에, 연마 헤드(104)가 화살표 B의 방향으로 회전한다. 그리고, 연마 전 또는 후에는, 캐루셀(103)이 화살표 C의 방향으로 회전하여, 실리콘 기판(10)을 하나의 플래튼(102)으로부터 다른 플래튼(102)으로 이동하거나, 세정부(100b)에 실리콘 기판(10)을 반송한다.
도2는 1개의 플래튼(102)과 그 주위의 단면도이다.
플래튼(102) 위에는 연마 패드(101)가 부착되어 있고, 연마 헤드(104)에 의해 실리콘 기판(10)이 연마 패드(101)에 꽉 눌린다.
또한, 연마 패드(101)의 상방에는, 연마 패드(101)에 슬러리(106)를 공급하기 위한 슬러리 공급 노즐(105)이 설치된다. 그리고, 연마 패드(101)의 주연부에는, 다이아몬드 디스크(108)에 의해 연마 패드(101)의 스크래치 상태를 조절하기 위한 마무리 장치(107)가 설치된다.
도3은 세정부(100b)의 단면도이다.
세정부(100b)는, 연마부(100a)에서 연마된 실리콘 기판(10)을 세정하기 위한 것으로, 암모니아 세정조(120), 불화수소산 세정조(121) 및 건조조(122)를 갖는다.
이 중, 암모니아 세정조(120)는, 암모니아수를 토출하는 암모니아 노즐(120a)과, 순수를 토출하는 순수 노즐(120b)을 갖는다.
또한, 불화수소산 세정조(121)는, 불화수소산[불화수소(HF)의 수용액]과 순수를 각각 토출하기 위한 불화수소산 노즐(121a)과 순수 노즐(121b)을 갖는다.
이들 세정조(120, 121)의 내부에는, 폴리비닐알코올 등으로 이루어지는 수지제의 세정용 브러시(123)가 설치되어 있고, 그 브러시(123)를 닿게 하면서 기판(10)을 세정할 수 있다.
실리콘 기판(10)은, 반송 경로(P)를 따라 암모니아 세정조(120)와 불화수소산 세정조(121)에 이 순서로 반송되고, 최종적으로는 건조조(122)에 있어서 IPA(Isopropyl alcohol) 건조 또는 스핀 건조에 의해 건조된다.
도4는 세정용 브러시(123)와 그 주위의 확대 사시도이다.
도시하는 바와 같이, 세정용 브러시(123)를 실리콘 기판(10)에 닿게 할 때에는, 풀리(125)에 의해 기판(10)이 안정적으로 보유 지지되는 동시에, 각 풀리(125)의 회전 운동에 의해 실리콘 기판(10)이 회전한다. 그리고, 이와 같이 실리콘 기판(10)이 회전하고 있는 상태에서 세정용 브러시(123)를 회전시킴으로써, 실리콘 기판(10)의 전체면이 브러시(123)에 의해 문질러지게 된다.
또한, 실리콘 기판(10)에 브러시(123)를 닿게 하는지 여부는 임의로 설정할 수 있어, 브러시(123)를 닿게 하지 않고 실리콘 기판(10)을 세정할 수도 있다.
반도체 장치의 제조 방법(제1 예)에 대해
다음에, 상기한 반도체 제조 장치(100)를 이용한 반도체 장치의 제조 방법에 대해 설명한다.
도5 내지 도6은 그 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치를 제조하기 위해서는, 도5의 (a)에 도시하는 바와 같이, 실리콘 기판(10)의 표면을 열 산화함으로써, 두께가 약 10 ㎚인 산화실리콘막(11)을 형성한다. 계속해서, 그 산화실리콘막(11) 상에, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해, 두께가 약 100 ㎚ 정도인 질화실리콘막(12)을 형성한다.
다음에, 도5의 (b)에 도시하는 바와 같이, 질화실리콘막(12)을 패터닝하여 개구(12a)를 형성하고, 또한 그 개구(12a)를 통해 산화실리콘막(11)과 실리콘 기판(10)을 이방성 에칭함으로써, 실리콘 기판(10)의 일부 영역(Ⅰ)에 소자 분리홈(10a)을 형성한다. 그 소자 분리홈(10a)의 깊이는, 질화실리콘막(12)의 표면으로부터 약 400 ㎚ 정도이다.
그리고, 이 에칭으로 소자 분리홈(10a)의 내면이 받은 손상을 회복시키기 위해, 상기 내면에 열 산화막을 형성한 후, 도6의 (a)에 도시하는 바와 같이, 소자 분리홈(10a) 내와 질화실리콘막(12) 상에 고밀도 플라즈마 CVD법에 의해 소자 분리 절연막(13)으로서 산화실리콘막을 형성한다.
그 소자 분리 절연막(13)의 두께는, 소자 분리홈(10a)을 완전히 매립하는 두께, 예를 들어 450 ㎚로 된다. 또한, 고밀도 플라즈마 CVD법으로 형성된 소자 분리 절연막(13)은, 도시하는 바와 같이 하지(下地)를 반영한 요철이 상면에 형성된다.
다음에, 도6의 (b)에 도시하는 바와 같이, 질화실리콘막(12)을 연마 스토퍼막으로 하면서, 피연마막인 소자 분리 절연막(13)을 도1의 연마부(100a)에 있어서 연마함으로써, 질화실리콘막(12) 위의 여분의 소자 분리 절연막(13)을 연마하여 제거하고, 소자 분리 절연막(13)을 소자 분리홈(10a) 내에만 남긴다.
이 연마의 조건으로서는, 예를 들어 이하와 같은 것이 채용된다 :
ㆍ연마 헤드(104)의 압력 … 280 g중/㎠
ㆍ연마 헤드(104)의 회전수 … 98 회전/분
ㆍ플래튼(102)의 회전수 … 110 회전/분
ㆍ슬러리 공급량 … 0.2 리터/분
또한, 슬러리로서는, Cabot사제의 SS25를 순수로 1 : 1(체적비)로 희석한 것을 사용할 수 있다. 그리고, 연마 패드(101)로서는, 로델니타(Rodel-Nitta)사제의 IC1010을 사용할 수 있다.
이와 같은 연마에 의해, 실리콘 기판(10)의 상방에는, 질화실리콘막(12)의 상면과, 일부 영역(Ⅰ)에 형성된 산화실리콘으로 이루어지는 소자 분리 절연막(13)의 상면으로 구성되는 연마면 S1이 형성된다.
다음에, 도1에서 설명한 세정부(100b)에 있어서 그 연마면 S1을 세정한다.
본 예에서는, 그 세정은 2 스텝에 의해 행해진다.
제1 세정 스텝에서는, 암모니아 세정조(120)에 있어서, 실리콘 기판(10)에 세정용 브러시(123)를 닿게 하면서, 0.1 ％ 정도 농도의 암모니아수를 암모니아 노즐(120a)로부터 실리콘 기판(10)에 토출한다. 그 후, 순수 노즐(120b)로부터 순수 를 실리콘 기판(10)에 토출함으로써, 실리콘 기판(10)의 표면을 린스한다.
그리고, 제2 세정 스텝에서는, 불화수소산 세정조(121)에 있어서, 0.5 ％ 정도 농도의 불화수소산을 실리콘 기판(10)에 토출함으로써, 실리콘 기판(10)의 표면에 부착되어 있는 금속 불순물을 제거한다. 그 후에, 순수 노즐(121b)로부터 토출된 순수로 실리콘 기판(10)의 표면을 린스한다.
또한, 이 제2 스텝에서는, 불화수소산을 토출하고 있을 때에 실리콘 기판(10)에 브러시(123)를 닿게 해도 좋고, 순수에 의한 린스시에 브러시(123)를 실리콘 기판(10)에 닿게 해도 좋다.
그 후, 건조조(122)에 있어서, IPA 건조 또는 스핀 건조에 의해 실리콘 기판(10)을 건조시킨다.
또한, 암모니아 세정조(120)로의 반송 전, 또는 건조조(122)에서의 건조 후에, 실리콘 기판(10)에 대해 메가소닉 처리를 행해도 좋다.
이상에 의해, 본 예에 관한 반도체 장치의 제조 방법에 있어서의 주요 공정이 종료된다.
도7은 기판(10)으로서 직경이 300 ㎜인 실리콘 웨이퍼를 이용하여, 상기 실리콘 웨이퍼에 대해 상기한 공정을 행한 경우에 있어서의, 결함의 면내 분포를 나타내는 웨이퍼 맵이다. 그 결함 측정에는, KLA-Tencor사제의 결함 검사 장치 2800을 이용했다.
도7에 도시되는 바와 같이, 300 ㎜의 대구경의 실리콘 웨이퍼를 이용하면, CMP 후에 세정을 행했음에도 불구하고, 웨이퍼 상에 다수의 이물질이 부착되어 있 는 것이 명백해졌다.
이물질이 남는 원인은, 도8에 도시되는 바와 같이, CMP에 의해 형성된 연마면 S1이 엄밀하게는 평탄하지 않고, 피연마막인 소자 분리 절연막(13)의 상면이, 연마 스토퍼막인 질화실리콘막(12)의 상면보다도 낮아져, 일부 영역(Ⅰ)과 상기 일부 영역(Ⅰ)에 인접하는 다른 영역과의 경계에 있어서 연마면 S1에 단차가 발생하고 있는 것에 있다고 생각된다.
이와 같은 단차가 있으면, 슬러리 중의 지립 등으로 이루어지는 이물질(F)이 그 단차에 걸리기 쉬운 상태가 되므로, 세정용 브러시(123)로 이물질(F)을 제거하기 어려워진다. 또한, 브러시(123)로 제거한 이물질이 단차에 걸려 웨이퍼에 재부착되는 것으로도 생각할 수 있다.
반도체 장치의 제조 방법(제2 예)에 대해
다음에, 반도체 장치(100)를 이용한 반도체 장치의 제조 방법의 다른 예에 대해 설명한다.
도9 내지 도11은 그 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치를 제조하기 위해서는, 상기한 도5 내지 도6의 공정을 행한 후, 도9의 (a)에 도시하는 공정을 행한다.
본 공정에서는, 우선, 실리콘 기판(10)의 소정의 깊이로 p웰(25)을 형성한다.
계속해서, 실리콘 기판(10)의 표면을 열 산화함으로써, 게이트 절연막(21)으로 되는 열 산화막을 형성하고, 또한 그 위에 폴리실리콘으로 이루어지는 게이트 전극(22)을 형성한다.
그리고, 실리콘 기판(10)의 상측 전체면에, CVD법에 의해 산화실리콘막 등의 절연막을 형성한 후, 그 절연막을 에치백하여 게이트 전극(22)의 옆에 절연성 사이드 월(23)로서 남긴다.
계속해서, 게이트 전극(22)과 절연성 사이드 월(23)을 마스크로 하여 실리콘 기판(10)에 n형 불순물을 이온 주입하여 n형의 소스/드레인 영역(24)을 형성하고, 그 위에 티탄 실리사이드층 등의 금속 실리사이드층(20)을 형성한다.
또한, 실리콘 기판(10)의 상측 전체면에, 고밀도 플라즈마 CVD법에 의해 산화실리콘막을 두께 약 600 ㎚로 형성하여, 그 산화실리콘막을 제1 층간 절연막(26)으로 한다.
그 후, CMP법에 의해 제1 층간 절연막(26)의 상면을 연마하여 평탄하게 하고, 제1 층간 절연막(26)의 두께를 약 300 ㎚ 정도로 한다.
다음에, 도9의 (b)에 도시하는 바와 같이, 산화실리콘으로 이루어지는 제1 층간 절연막(26)을 패터닝함으로써, 일부 영역(Ⅱ)에 인접하는 다른 영역에 콘택트 홀(26a)을 형성한다.
그리고, 그 콘택트 홀(26a)의 내면과 제1 층간 절연막(26)의 상면에, 두께가 모두 10 ㎚ 정도인 티탄막과 질화티탄막을 이 순서로 스퍼터법에 의해 형성하고, 이들 막을 글루막(30)으로 한다.
그 후에, 글루막(30) 상에 CVD법에 의해 텅스텐막(31)을 형성하고, 그 텅스텐막(31)에 의해 콘택트 홀(26a)을 완전히 매립한다. 텅스텐막(31)의 두께는, 약 300 ㎚ 정도이다.
다음에, 도10의 (a)에 도시하는 바와 같이, 도1에서 설명한 연마부(100a)에 있어서, 제1 층간 절연막(26) 위의 여분의 텅스텐막(31)과 글루막(30)을 CMP법에 의해 연마하여 제거하고, 이들 막을 도전성 플러그(31a)로서 콘택트 홀(26a) 내에만 남기는 동시에, 일부 영역(Ⅱ)에 산화실리콘으로 이루어지는 제1 층간 절연막(26)을 표출시킨다.
그 CMP법에서는, 피연마막인 텅스텐막(31)의 연마 속도가, 산화실리콘으로 이루어지는 하지의 제1 층간 절연막(26)의 연마 속도보다도 빨라지는 슬러리, 예를 들어 Cabot사제의 Semi-Sperse W2000이 사용된다.
단, 이와 같은 슬러리를 이용하면, 도12에 도시되는 바와 같이, 도전성 플러그(31a)의 배치가 조밀한 영역(X)에 있어서, 도전성 플러그(31a)와 제1 층간 절연막(26)의 각각의 상면이 가라앉는「에로젼(Erosion)」이라 불리는 현상이 발생한다.
또한, 도전성 플러그(31a)의 직경이 큰 영역(Y)에서는, 도전성 플러그(31a)의 상면이 오목하게 되는「디싱(Dishing)」이라 불리는 현상이 발생해 버린다.
따라서, 이들 현상이 발생하는 것을 방지하기 위해, 도10의 (b)에 도시되는 바와 같이, 제1 층간 절연막(26)의 연마 속도가 텅스텐막(31)의 연마 속도보다도 빨라지도록 슬러리, 예를 들어 Cabot제의 Semi-Sperse SS25를 이용하여, 도전성 플러그(31a)와 제1 층간 절연막(26)을 다시 CMP법에 의해 연마함으로써, 제1 층간 절연막(26)의 상면의 높이를 50 ㎚ 정도 저하시킨다.
이와 같은 2 스텝의 CMP에 의해, 제1 층간 절연막(26)과 도전성 플러그(31a)의 각각의 상면으로 구성되는 연마면 S2가 형성된다. 그 연마면 S2에는, 도10의 (b)의 CMP 공정에서 제1 층간 절연막(26)의 상면을 낮춤으로써, 일부 영역(Ⅱ)과 상기 일부 영역(Ⅱ)에 인접하는 다른 영역과의 경계에 단차가 형성된다.
계속해서, 도1의 세정부(100b)에 실리콘 기판(10)을 반송하고, 실리콘 기판(10)에 부착되어 있는 슬러리 등을 세정한다.
그 세정은 다음과 같이 2 스텝에 의해 행해진다.
제1 스텝은, 암모니아 세정조(120)에 있어서, 세정용 브러시(123)를 실리콘 기판(10)에 닿게 하면서, 농도가 0.1 ％ 정도인 암모니아수를 암모니아 노즐(120a)로부터 토출시켜 세정을 행한다.
제2 스텝에서는, 불화수소산 세정조(121)에 실리콘 기판(10)을 반송하여, 불화수소산 노즐(121b)로부터 실리콘 기판(10)을 향해 농도가 0.5 ％ 정도인 불화수소산을 토출시킨다.
그리고, 불화수소산의 공급을 정지한 후, 세정용 브러시(123)를 실리콘 기판(10)에 닿게 하면서, 순수 노즐(121b)로부터 순수를 토출함으로써, 실리콘 기판(10)의 린스를 행한다.
이상에 의해, CMP 후의 세정 공정을 종료된다.
다음에, 도11의 (a)에 도시하는 단면 구조를 얻기까지의 공정에 대해 설명한다.
우선, 도전성 플러그(31a)와 제1 층간 절연막(26)의 각각의 상면에 CVD법에 의해 제2 층간 절연막(33)으로서 산화실리콘막을 형성한다.
그리고, 제2 층간 절연막(33)을 패터닝함으로써, 도전성 플러그(31a) 위에 배선홈(33a)을 형성한다.
또한, 그 배선홈(33a)의 내면과 제2 층간 절연막(33)의 상면에, 스퍼터법에 의해 질화탄탈막을 형성하고, 상기 질화탄탈막을 배리어 메탈막(34)으로 한다.
그 후에, 배리어 메탈막(34) 상에 전해 도금에 의해 구리막(35)을 형성하고, 상기 구리막(35)에 의해 배선홈(33a)을 완전히 매립한다.
계속해서, 도11의 (b)에 도시하는 바와 같이, 제2 층간 절연막(33) 위의 여분의 구리막(35)과 매리어 메탈막(34)을 CMP법에 의해 연마하고, 이들 막을 배선홈(33a) 내에만 배선(35a)으로서 남긴다.
이와 같은 배선(35a)의 형성 방법은 다마신(damascene)법이라 불린다.
이상에 의해, 본 예에 관한 반도체 장치의 제조 방법에 있어서의 주요 공정이 종료된다.
본 예에서는, 도10의 (a), 도10의 (b)의 공정에 있어서, CMP를 슬러리를 바꾸어 2 스텝에 의해 행한 것에 의해, 도전성 플러그(31a)나 제1 층간 절연막(26)에「디싱」이나「에로젼」과 같은 오목부가 발생하는 것을 방지할 수 있다. 그와 같은 오목부가 발생하고 있으면, 도13에 도시되는 바와 같이, 제2 층간 절연막(33)에도 오목부(33b)가 발생하여, 도11의 CMP 공정에 있어서 상기 오목부(33b)에 구리막(35)이 잔존해 버리지만, 본 예에서는 그와 같은 구리막의 연마 잔류물의 발생을 방지할 수 있다.
단, 이와 같은 2 스텝의 CMP에서는, 제2 스텝[도10의 (b)]에 있어서 제1 층간 절연막(26)에 대한 연마 속도가 도전성 플러그(31a)에 대한 것보다도 빠른 슬러리를 사용하기 때문에, 도14에 도시하는 바와 같이, 도전성 플러그(31a)가 제1 층간 절연막(26)의 상면으로부터 돌출되어, 연마면 S2에 10 내지 30 ㎚ 정도의 단차가 발생한 구조로 된다.
이와 같이 단차가 있으면, 제1 예와 마찬가지로, 슬러리 중의 지립 등의 이물질(F)이 단차에 걸려, CMP 후에 세정부(100b)에서 행해지는 세정에 의해서도 이물질(F)이 떨어지기 어려워지기 때문에, 예를 들어 연마면 S2를 KLA-Tencor사제의 결함 검사 장치 2800 시리즈에서 검사하면, 도7에 도시한 바와 같은 웨이퍼 맵이 얻어진다.
본 발명의 원리에 대해
상기한 반도체 장치의 제조 방법에서는, 연마면 S1, S2의 세정시에, 세정부(100b)에 있어서 최초로 암모니아수로 세정하고, 다음에 불화수소산에 있어서 세정했다.
이 세정 순서는, CMP 기술이 발전하는 과정에 있어서, 반도체 장치의 제조 분야에 있어서 소위 정석으로 되어 온 것으로, 그 근거는 다음과 같은 지견을 기초로 하고 있다.
즉, 세정액 중의 이물질과 실리콘 기판(10)과의 상호 작용은, 상기 이물질의 ξ 전위에 의해 정해지고, 알카리성인 암모니아수 중에서는 실리콘 기판(10)과 이물질이 반발하여, 이물질이 떨어지기 쉬워진다. 따라서, 상기와 같이 최초로 암모 니아수로 세정함으로써 이물질의 대부분이 제거되고, 그 후에 여전히 잔존하는 금속 불순물을 다음의 불화수소산에 의한 세정으로 제거함으로써, 세정 효과의 만전을 기하는 것이 통설이었다.
그런데, 본원 발명자가 행한 조사에 따르면, 웨이퍼 직경이 300 ㎜인 실리콘 기판(10)에 대해서는 이와 같은 정석은 이제는 통용되지 않고, 상기한 세정 순서에서는 실리콘 기판(10)에 상당수의 이물질이 잔존하는 것이 명백해졌다.
도15 내지 도20은 그 조사에서 얻어진 그래프로, 모두에 있어서, 상기한 정석에 따라서 최초로 농도가 0.5 ％인 암모니아수로 세정하고, 다음에 농도가 0.5 ％인 불화수소산으로 세정을 행했다. 최초의 암모니아수에 의한 세정은, 브러시(123)를 기판에 닿게 하면서 행했다.
또한, 이들의 조사에서는, KLA-Tencor사제의 결함 검사 장치 2800을 이용하여, 크기가 0.15 ㎛인 이물질의 수를 측정했다.
도15는 패턴을 아무것도 형성하고 있지 않은 실리콘 기판 상에 플라즈마 CVD법에 의해 산화실리콘막을 형성한 후, 그 산화실리콘막을 CMP법으로 연마하고, 상기한 세정 순서로 산화실리콘막을 세정한 경우의 이물질 수를, 웨이퍼 직경이 200 ㎜와 300 ㎜인 실리콘 기판(10)에서 비교하여 얻어진 그래프이다. 또한, 공평하게 비교를 하기 위해, 200 ㎜ 웨이퍼에 있어서의 이물질 수에는, 200 ㎜ 웨이퍼와 300 ㎜ 웨이퍼의 면적비에 상당하는 2.25를 곱하고 있다. 이것에 대해서는, 후술하는 도16 내지 도26의 조사 결과에서도 마찬가지이다.
또한, 그 CMP법에서는, 주성분이 실리카와 KOH와 물로 이루어지는 Cabot사제 의 Semi-Sperse SS25를 슬러리로서 사용했다.
도15에 도시되는 바와 같이, 패턴을 형성하고 있지 않은 산화실리콘막에 대한 세정에 있어서, 200 ㎜ 웨이퍼보다도 다량의 이물질이 300 ㎜ 웨이퍼에 잔존하고 있다.
도16은 상기한 Semi-Sperse SS25 대신에, 주성분이 산화세륨 지립과 계면활성제와 물로 이루어지는 듀퐁 에어프로덕트 나노머트리얼사제의 STI2100을 슬러리로서 이용하고, 도15와 동일한 조사를 행하여 얻어진 그래프이다.
도16에 도시되는 바와 같이, 슬러리를 바꾸어도, 역시 300 ㎜ 웨이퍼에는 다량의 이물질이 잔존하고 있다.
도17의 조사에서는, 패턴을 아무것도 형성하고 있지 않은 실리콘 기판 상에, 플라즈마 CVD법으로 형성된 산화실리콘막, 스퍼터법으로 형성된 질화티탄막 및 텅스텐막을 이 순서로 형성한 것을 샘플로서 이용했다. 그리고, 그 샘플의 최상층의 텅스텐막에 대해, 주성분이 실리카와 H2O2와 물로 이루어지는 Cabot사제의 Semi-Sperse SSW200을 슬러리로서 이용하여 CMP에 의한 연마를 행한 후, 상기와 같이 암모니아수에 의한 세정과 불화수소산에 의한 세정을 이 순서로 행했다.
도17에 도시되는 바와 같이, 텅스텐막에 대한 CMP 후의 세정에서는, 웨이퍼 직경에 관계없이 이물질이 제거되고 있다.
도15 내지 도17의 조사 결과로부터 알 수 있는 바와 같이, 텅스텐막에 대한 세정(도17)을 제외하고, 웨이퍼 직경이 300 ㎜인 실리콘 기판에 형성된 패턴이 없 는 막에 대한 세정에 있어서는, 암모니아수 다음에 불화수소산이라는 통설로 되어 온 세정 순서로는 이물질을 충분히 제거할 수 없다.
도18 내지 도19는, 하지에 패턴이 존재하는 막에 대해 CMP를 행하여 얻어진 조사 결과를 나타내는 그래프이다. 그 CMP 후에는, 도15 내지 도17의 경우와 마찬가지로, 최초로 브러시(123)를 병용한 암모니아수에 의한 세정을 행하고, 다음에 불화수소산을 이용한 세정을 행했다.
이 중, 도18의 조사 결과는, STI용 소자 분리홈 내에 분리 절연막을 남기기 위한 CMP 공정에 대한 것으로, 도5의 (a) 내지 도6의 (b)와 동일한 공정에 따라서 얻어진 샘플이 그 조사에서 이용되었다.
도18에 도시되는 바와 같이, 소자 분리홈 등의 패턴이 있는 경우에도, 웨이퍼 직경이 300 ㎜인 실리콘 기판에는, 200 ㎜인 실리콘 기판보다도 다량의 이물질이 부착되어 있다. 그 이물질은, 도8에서 설명한 바와 같이, 질화실리콘막(12)과 소자 분리 절연막(13)과의 계면에 생기는 수 ㎚ 내지 10 ㎚ 정도의 단차에 걸리고 있는 것으로 생각된다.
한편, 도19의 조사 결과는, 도전성 플러그를 형성하기 위한 텅스텐 CMP에 대한 것이다.
그 조사에서는, 도10의 (a)에서 설명한 제1 스텝의 CMP, 즉 텅스텐막(31)의 연마 속도가 제1 층간 절연막(26)보다도 빨라지는 슬러리를 이용하는 CMP만을 행하고, 도10의 (b)에서 설명한 제2 스텝의 CMP는 행하지 않았다. 그 슬러리로서는, Cabot사제의 Semi-Sperse W2000을 이용했다. 이미 서술한 바와 같이, 이와 같은 제1 스텝의 CMP만으로는, 도전성 플러그의 상면이 제1 층간 절연막(26)의 상면보다도 낮아지기 쉬워, 디싱이나 에로젼이 발생하기 쉽다.
도19에 도시되는 바와 같이, 이 경우는, 200 ㎜ 직경과 300 ㎜ 직경의 어느 실리콘 기판이라도 이물질은 제거되고 있다.
도20의 조사 결과는, 디싱과 에로젼의 발생을 방지하기 위해, 도10의 (a), 도10의 (b)의 2 스텝의 CMP를 행하여, 도전성 플러그를 형성한 경우에 얻어진 것이다.
최초의 스텝의 CMP[도10의 (a)]에서는, 도19의 경우와 마찬가지로 슬러리로서 Cabot사제의 Semi-Sperse W2000을 이용했다. 또한, 다음의 스텝의 CMP[도10의 (b)]에서는, 제1 층간 절연막(26)의 연마 속도가 텅스텐막(31)의 연마 속도보다도 빨라지는 Cabot사제의 Semi-Sperse SS25를 슬러리로서 이용하고, 제1 층간 절연막(26)의 두께를 50 ㎚ 정도 얇게 했다.
이와 같은 2 스텝의 CMP에 의해, 도14에서 설명한 바와 같이, 도전성 플러그(31a)가 제1 층간 절연막(26)의 상면으로부터 약간 돌출된 구조가 얻어진다.
도20에 도시되는 바와 같이, 이와 같은 구조에 대해 상기한 세정 순서로 세정을 행해도, 웨이퍼 직경이 300 ㎜인 실리콘 기판에서는, 200 ㎜ 직경인 경우와 비교하여 매우 다량의 이물질이 잔존하고 있다.
이것은, 도전성 플러그의 상면이 제1 층간 절연막으로부터 돌출되어 있음으로써, 도전성 플러그에 이물질이 걸려, 브러시(123)로 그 이물질을 제거하기 어려워지거나, 혹은 브러시(123)로 제거한 이물질이 다시 도전성 플러그에 걸리기 때문 이라고 생각된다.
상기한 결과로부터, 암모니아수 다음에 불화수소산이라는 세정 순서에서는, 웨이퍼 직경이 300 ㎜로 커진 것만으로 CMP 후의 세정 능력이 떨어지고(도15 내지 도17), 또한, 패턴의 구조에 의해서도 세정 능력이 떨어지는 것을 알 수 있었다(도18 내지 도20).
따라서, 본원 발명자들은, CMP 후의 세정에 있어서, 암모니아수에 의한 세정과 불화수소산에 의한 세정 중 어느 쪽에서 이물질이 제거되지 않는지를 알아내는 조사를 행했다.
그 조사에서는, 패턴을 아무것도 형성하고 있지 않은 실리콘 기판 상에, 플라즈마 CVD법에 의해 산화실리콘막을 형성한 후, 주성분이 실리카와 KOH와 물로 이루어지는 슬러리(Cabot사제 Semi-Sperse SS25)로 그 산화실리콘막을 연마했다. 그리고, 연마 후의 산화실리콘막에 대해, (A) 브러시(123)를 병용한 불화수소산(농도 약 0.5 ％)에 의한 세정만, 및 (B) 브러시(123)를 병용한 암모니아수(농도 약 0.5 ％)에 의한 세정만의 2개의 세정 방법에 의해 세정을 행하여, 산화실리콘막 상에 잔존하는 이물질 수를 측정했다.
그 조사 결과를 도21에 나타낸다.
도21에 나타내어지는 바와 같이, 웨이퍼 직경이 200 ㎜인 경우는, 암모니아수만인 것과 불화수소산만인 것으로 이물질이 제거되고 있다.
이에 반해, 웨이퍼 직경이 300 ㎜인 경우에서는, 불화수소산에 의한 세정에서는 이물질을 제거할 수 있지만, 암모니아수만의 세정에서는 이물질이 다량으로 잔류하는 것이 명백해졌다.
이 결과로부터, 브러시를 병용한 암모니아수에 의한 세정은, 웨이퍼 직경이 300 ㎜인 실리콘 기판에 대해서는 세정 능력이 부족한 것을 알 수 있다. 이 이유를 본원 발명자들은 다음과 같이 고찰하고 있다.
웨이퍼 직경 200 ㎜용 반도체 제조 장치(100)와, 웨이퍼 직경 300 ㎜용 반도체 제조 장치(100)에서는, 장치에 부속된 세정용 브러시(123)는 직경이 동일하고, 길이만이 웨이퍼 직경에 따라서 바뀌고 있을 뿐이다.
한편, 200 ㎜인 실리콘 기판과 300 ㎜인 실리콘 기판에서는, 웨이퍼 직경이 1.5배 차이나기 때문에, 면적에서는 2.25배 차이가 난다. 따라서, 연마 후에 실리콘 기판에 남는 이물질 수도, 300 ㎜인 실리콘 기판의 쪽이 200 ㎜인 실리콘 기판에 있어서의 보다도 2.25배 많아진다. 상기와 같이 세정용 브러시(123)의 직경은 200 ㎜용과 300 ㎜용에서는 동일하고, 또한, 브러시(123)와 실리콘 기판과의 접촉 면적도 200 ㎜인 경우와 300 ㎜인 경우에 크게 차이가 없기 때문에, 300 ㎜인 실리콘 기판에 있어서 개수가 2.25배가 된 이물질을, 최초의 암모니아수를 이용한 세정으로 완전히 제거할 수 없게 된 것으로 추측된다.
도22는 도21과 같은 조사를, 산화실리콘막에 대한 슬러리를 듀퐁 에어프로덕트 나노머트리얼제의 STI2100으로 바꾸어 얻어진 그래프이다. STI2100은, 주성분이 산화세륨 지립과 계면활성제와 물로 이루어진다.
도22에 도시되는 바와 같이, 슬러리를 바꾸어도, 브러시(123)를 병용한 암모니아수에 의한 세정만에서는, 300 ㎜인 실리콘 기판에 다량의 이물질이 잔존하고 있다.
도21과 도22의 조사 결과만으로부터 보면, 연마 후의 세정 공정은, 불화수소산을 이용한 1 스텝의 세정만으로도 좋다고 생각할 수 있다.
그러나, 실제 반도체 장치의 양산 공정에서는, 이물질 수의 가일층의 저감이 요구되고 있다.
따라서, 본원 발명자들은, (C) 불화수소산에 의한 세정(브러시 없음)만의 경우, (D) 최초로 불화수소산에 의한 세정(브러시 없음)을 행하고, 다음에 암모니아수에 의한 세정(브러시 있음)을 행하는 경우, 및 (E) 최초로 불화수소산에 의한 세정(브러시 없음)을 행하고, 다음에 불화수소산에 의한 세정(브러시 있음)을 행하는 경우의 3개의 각각의 세정 능력을 비교했다.
그 결과를 도23에 나타낸다.
또한, 도23의 조사에서는, 도21의 조사와 마찬가지로, 패턴을 아무것도 형성하고 있지 않은 실리콘 기판 상에, 플라즈마 CVD법에 의해 산화실리콘막을 형성한 후, 주성분이 실리카와 KOH와 물로 이루어지는 슬러리(Cabot사제의 Semi-Sperse SS25)로 그 산화실리콘막을 연마하고, 상기 산화실리콘막에 대해 상기한 (C) 내지 (E)의 방법으로 세정을 행했다.
도23에 나타내어지는 바와 같이, 상기한 3개의 경우 중, (D)의 경우가 가장 이물질 수가 적어진다.
또한, 도24는 산화실리콘막에 대한 슬러리를 듀퐁 에어프로덕트 나노머트리얼제의 STI2100으로 바꾸어, 도23과 같은 조사를 행하여 얻어진 그래프이다.
도24에 나타내어지는 바와 같이, 슬러리를 바꾸어도, 세정 후에 이물질 수가 가장 적어지는 것은 (D)의 경우이다.
도25 및 도26은, 각각 도23 및 도24에 있어서와 동일한 샘플에 대해, 암모니아수에 의한 세정과 불화수소산에 의한 세정을 행하고, 이들 세정 순서의 차이에 의해 이물질 수가 어떻게 변하는지를 조사하여 얻어진 그래프이다.
이것에 도시되는 바와 같이, 300 ㎜ 직경의 실리콘 기판에서는, 최초로 불화수소산으로 세정하고, 다음에 암모니아수로 세정함으로써, 이물질 수가 현격하게 감소한다.
도23 내지 도26의 결과로부터, 웨이퍼 직경이 300 ㎜인 실리콘 기판에 대해서는, CMP를 행한 후에, 불화수소산에 연마면을 노출시키는 제1 스텝과, 암모니아수에 연마면을 노출시키는 제2 스텝을 이 순서로 행함으로써, 기판 위의 이물질 수가 대폭 줄어드는 것이 명백해졌다. 이와 같은 세정 순서는, 최초로 암모니아수로 세정하고, 다음에 불화수소산으로 세정하는 정석과는 반대의 순서이다.
이와 같이 세정 순서를 반대로 했음에도 불구하고 세정의 효과가 나타난 것은, 제1 스텝에 있어서, 연마면 S1, S2에 노출되어 있는 산화실리콘막, 예를 들어 소자 분리 절연막(13)이나 제1 층간 절연막(26)이, 불화수소산에 의해 그 표면이 약간 에칭되고, 상기 표면에 부착되어 있는 이물질이 리프트 오프되고, 다음의 제2 스텝에서 제거되기 쉬운 상태가 되기 때문이라고 생각된다.
여기서, 제1 스텝에서는, 세정액으로서 불화수소산과 같은 산성인 약액을 사용하기 때문에, 세정액 중의 이물질은, 그 ξ 전위에 의해 기판측으로 끌어 당겨진 다. 따라서, 제1 스텝에 있어서 세정용 브러시(123)를 이용하면, 브러시(123)에 부착된 이물질이 다시 기판에 부착되어, 이물질의 리프트 오프의 효과가 저감된다고 생각된다. 그로 인해, 제1 스텝에서는, 브러시(123)를 이용하지 않고, 피연마면의 일부 영역(Ⅰ, Ⅱ)을 에칭하는 작용이 있는 세정액에 연마면을 단순히 노출시키는 것이 바람직하다.
이것과는 반대로, 제2 스텝에서는, 암모니아수와 같은 알카리성인 약액을 세정액으로서 이용하기 때문에, 세정액 중의 이물질은 자신의 ξ 전위에 의해 기판과 반발하도록 된다. 따라서, 제2 스텝에 있어서는, 브러시(123)를 이용해도 이물질이 기판에 재부착될 우려가 적어, 브러시(123)를 병용함으로써 이물질 제거의 효과를 크게 하는 것이 바람직하다.
도27은 이와 같은 세정 순서로 세정을 행할 수 있는 세정부(100b)의 단면도이다. 또한, 이 세정부(100b)는, 도1에서 설명한 반도체 제조 장치(100)가 구비하는 것이다.
또한, 이 세정부(100b)가 도3과 다른 점은, 암모니아 세정조(120)와 불화수소산 세정조(121)의 순서를 바꾼 점이다. 본 예에서는, 실리콘 기판(10)은, 도면의 반송 경로(P)를 따라, 불화수소산 세정조(121), 암모니아 세정조(120) 및 건조조(122)에 이 순서로 반송된다.
각 세정조(120, 121)에서는, 도시하는 바와 같이 실리콘 기판(10)은 세로로 보유 지지된다. 이에 의해, 반도체 장치(100)(도1 참조)의 깊이를 좁게 할 수 있어, 반도체 장치(100)의 공간 절약화가 도모된다.
또한, 이와 같이 실리콘 기판(10)을 세로로 보유 지지함으로써, 각 세정조(120, 121) 내에 있어서 세정액이 실리콘 기판(10)의 표면에 머물지 않고 기판의 하방으로 신속하게 흘러내리므로, 세정액 내의 이물질이 실리콘 기판(10)에 재부착되는 것을 방지하기 쉬워진다.
도28은 이와 같은 세정부(100b)를 구비한 반도체 제조 장치(100)에서 행해지는 공정의 흐름도이다. 그 공정은, 예를 들어, 도5 내지 도6에서 설명한 반도체 장치의 제조 방법(제1 예)이나, 도9 내지 도11에서 설명한 반도체 장치의 제조 방법(제2 예)에 적용된다.
도28의 최초의 스텝 P1에서는, 연마부(100a)에서 피연마막에 대해 연마를 행한다. 이 연마 공정에서는, 도6의 (b)에서 설명한 바와 같은 소자 분리 절연막(13)의 연마나, 도10의 (a), 도10의 (b)에서 설명한 바와 같은 텅스텐막(31)의 연마가 행해진다.
계속해서, 스텝 P2로 진행하여, 세정부(100b)에 있어서 2 스텝으로 연마면 S1[도6의 (b) 참조]이나 연마면 S2[도10의 (b) 참조]의 세정을 행한다. 제1 스텝 SP1에서는, 불화수소산 세정조(121)에 있어서, 0.5 ％ 정도 농도의 불화수소산으로 연마면 S1, S2를 세정한다. 그리고, 제2 스텝 SP2에서는, 암모니아 세정조(120)에 있어서, 0.1 ％ 정도 농도의 암모니아수로 연마면 S1, S2를 세정한다.
그 후에, 스텝 P3으로 진행하여, 건조조(122)에 있어서, 스핀 건조나 IPA 건조에 의해 연마면을 건조시킨다.
이와 같이, 제1 스텝 SP1과 제2 스텝 SP2를 이 순서로 행함으로써, 이들을 반대의 순서로 행하는 경우와 비교하여, 도23 내지 도26의 조사 결과와 같이 300 ㎜ 직경의 실리콘 기판에 부착되어 있었던 이물질을 대폭 저감할 수 있다.
이하에, 본 발명의 특징을 부기한다.
(부기 1) 반도체 기판 상에 피연마막을 형성하는 공정과,
상기 피연마막을 연마하는 공정과,
상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 스텝과, 상기 제1 스텝 후, 알카리성인 제2 세정액에 상기 연마면을 노출시키는 제2 스텝을 행함으로써, 상기 연마면을 세정하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 제1 스텝 및 상기 제2 스텝은, 상기 반도체 기판을 세로로 보유 지지하면서 행해지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 제1 스텝은, 세정용 브러시를 상기 연마면에 닿게 하지 않고 행해지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 제2 스텝은, 세정용 브러시를 상기 연마면에 닿게 하면서 행해지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 연마면의 상기 일부 영역에 산화실리콘막이 노출되고, 상기 제1 세정액으로서 불화수소산을 사용하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 제2 세정액으로서 암모니아수를 사용하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 연마에 의해, 상기 일부 영역과 상기 일부 영역에 인접하는 다른 영역과의 경계에 있어서, 상기 연마면에 단차가 형성되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 연마면이, 상기 일부 영역에 인접하는 다른 영역에 형성된 질화실리콘막과, 상기 일부 영역에 형성된 산화실리콘막에 의해 구성된 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 반도체 기판 상에 상기 질화실리콘막을 형성하는 공정과,
상기 일부 영역에 있어서의 상기 질화실리콘막에 개구를 형성하는 공정과,
상기 개구를 통해 상기 반도체 기판을 에칭함으로써 소자 분리홈을 형성하는 공정을 더 갖고,
상기 피연마막을 형성하는 공정에 있어서, 상기 피연마막으로서 상기 산화실리콘막을 상기 소자 분리홈 내와 상기 질화실리콘막 상에 형성하고,
상기 피연마막을 연마하는 공정에 있어서, 상기 질화실리콘막을 연마 스토퍼막으로서 사용하면서, 상기 산화실리콘막을 연마하여 상기 소자 분리홈 내에 소자 분리 절연막으로서 남기는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10) 상기 연마면이, 상기 일부 영역에 인접하는 다른 영역에 형성된 텅스텐막과, 상기 일부 영역에 형성된 산화실리콘막에 의해 구성된 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 반도체 기판 상에 상기 산화실리콘막을 형성하는 공정과,
상기 일부 영역 이외의 상기 산화실리콘막에 홀을 형성하는 공정을 더 갖고,
상기 피연마막을 형성하는 공정에 있어서, 상기 피연마막으로서 상기 텅스텐막을 상기 홀 내와 상기 산화실리콘막 상에 형성하고,
상기 피연마막을 연마하는 공정에 있어서, 상기 텅스텐막을 연마하여 상기 홀 내에 도전성 플러그로서 남기는 동시에, 상기 일부 영역에 상기 산화실리콘막을 표출시키는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 텅스텐막을 연마하는 공정은, 상기 텅스텐막의 연마 속도가 상기 산화실리콘막의 연마 속도보다도 빨라지는 슬러리를 이용하는 제1 연마 스텝과, 상기 제1 연마 스텝 후, 상기 산화실리콘막의 연마 속도가 상기 텅스텐막의 연마 속도보다도 빨라지는 슬러리를 이용하는 제2 연마 스텝을 갖는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 반도체 기판 상에 형성된 피연마막을 연마하는 연마부와,
상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 세정조와,
상기 1 세정액에 노출된 후의 상기 연마면을 알카리성인 제2 세정액에 노출시키는 제2 세정조를 갖는 것을 특징으로 하는 반도체 제조 장치.
(부기 14) 상기 제1 세정액은 불화수소산이고, 상기 제2 세정액은 암모니아수인 것을 특징으로 하는 부기 13에 기재된 반도체 제조 장치.
(부기 15) 상기 제2 세정조에, 세정 중에 상기 연마면에 닿는 세정용 브러시가 설치된 것을 특징으로 하는 부기 13에 기재된 반도체 제조 장치.
(부기 16) 상기 제1 세정조와 상기 제2 세정조는, 상기 반도체 기판을 세로로 보유 지지하는 것을 특징으로 하는 부기 13에 기재된 반도체 제조 장치.
도1은 예비적 사항에 관한 반도체 장치의 상면도.
도2는 플래튼과 그 주위의 단면도.
도3은 세정부의 단면도.
도4는 세정용 브러시와 그 주위의 확대 사시도.
도5는 도1의 반도체 제조 장치를 이용한 반도체 장치의 제조 방법에 대해 설명하기 위한 제1 단면도.
도6은 도1의 반도체 제조 장치를 이용한 반도체 장치의 제조 방법에 대해 설명하기 위한 제2 단면도.
도7은 반도체 기판의 결함의 면내 분포를 나타내는 웨이퍼 맵.
도8은 연마면에 이물질이 남는 원인에 대해 설명하기 위한 단면도.
도9는 도1의 반도체 제조 장치를 이용한 반도체 장치의 제조 방법의 다른 예에 대해 설명하기 위한 제1 단면도.
도10은 도1의 반도체 제조 장치를 이용한 반도체 장치의 제조 방법의 다른 예에 대해 설명하기 위한 제2 단면도.
도11은 도1의 반도체 제조 장치를 이용한 반도체 장치의 제조 방법의 다른 예에 대해 설명하기 위한 제3 단면도.
도12는 CMP에 의해 발생하는 에로젼과 디싱에 대해 설명하기 위한 단면도.
도13은 에로젼이나 디싱에 의해 구리막의 연마 잔류물이 발생하는 것을 설명하기 위한 단면도.
도14는 2 스텝의 CMP에 의해 도전성 플러그가 층간 절연막으로부터 돌출되는 것을 설명하기 위한 단면도.
도15는 패턴이 없는 실리콘 기판 상에 형성된 산화실리콘막 상의 이물질 수를 조사하여 얻어진 그래프.
도16은 산화실리콘막에 대한 슬러리를 도15의 경우와 바꾸어, 산화실리콘막 상의 이물질 수를 조사하여 얻어진 그래프.
도17은 패턴이 없는 실리콘 기판 상에 형성된 텅스텐막 상의 이물질 수를 조사하여 얻어진 그래프.
도18은 STI용 소자 분리홈 내에 소자 분리 절연막을 남기기 위한 CMP 공정을 행한 실리콘 기판 위의 이물질 수를 조사하여 얻어진 그래프.
도19는 도전성 플러그를 형성하기 위한 텅스텐 CMP를 행한 실리콘 기판 위의 이물질 수를 조사하여 얻어진 그래프.
도20은 디싱과 에로젼을 방지하기 위한 2 스텝의 CMP를 행한 경우의 실리콘 기판 위의 이물질 수를 조사하여 얻어진 그래프.
도21은 불화수소산에 의한 세정만을 행한 경우와, 암모니아수에 의한 세정만을 행한 경우에 있어서의, 산화실리콘막 상의 이물질 수를 조사하여 얻어진 그래프.
도22는 도21과 같은 조사를, 산화실리콘막에 대한 슬러리를 바꾸어 행한 경우의 이물질 수의 그래프.
도23은 세정액의 조합을 바꾸어 산화실리콘막을 세정한 경우의 이물질 수를 조사하여 얻어진 그래프.
도24는 도23과 같은 조사를, 산화실리콘막에 대한 슬러리를 바꾸어 행한 경우의 이물질 수의 그래프.
도25는 도23에 있어서와 동일한 샘플에 대해, 암모니아수에 의한 세정과 불화수소산에 의한 세정을 행하고, 이들의 세정 순서의 차이에 의해 이물질 수가 어떻게 변하는지를 조사하여 얻어진 그래프.
도26은 도24에 있어서와 동일한 샘플에 대해, 암모니아수에 의한 세정과 불화수소산에 의한 세정을 이들의 세정 순서의 차이에 의해 이물질 수가 어떻게 변하는지를 조사하여 얻어진 그래프.
도27은 본 발명의 실시 형태에 관한 반도체 제조 장치가 구비하는 세정부의 단면도.
도28은 도27의 세정부에서 행해지는 세정 공정의 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
10a : 소자 분리홈
11 : 산화실리콘막
12 : 질화실리콘막
12a : 개구
13 : 소자 분리 절연막
21 : 게이트 절연막
22 : 게이트 전극
23 : 절연성 사이드 월
24 : 소스/드레인 영역
26 : 제1 층간 절연막
26a : 콘택트 홀
30 : 글루막
31 : 텅스텐막
31a : 도전성 플러그
33 : 제2 층간 절연막
33a : 배선홈
34 : 배리어 메탈막
35 : 구리막
35a : 배선
100 : 반도체 장치
100a : 연마부
100b : 세정부
101 : 연마 패드
102 : 플래튼
103 : 캐루셀
104 : 연마 헤드
105 : 슬러리 공급 노즐
106 : 슬러리
107 : 마무리 장치
108 : 다이아몬드 디스크
120 : 암모니아 세정조
120a : 암모니아 노즐
120b : 순수 노즐
121 : 불화수소산 세정조
121a : 불화수소산 노즐
121b : 순수 노즐
122 : 건조조
123 : 세정용 브러시

Claims (10)

  1. 반도체 기판 상에 피연마막을 형성하는 공정과,
    상기 피연마막을 연마하는 공정과,
    상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 스텝과, 상기 제1 스텝 후, 알카리성인 제2 세정액에 상기 연마면을 노출시키는 제2 스텝을 행함으로써, 상기 연마면을 세정하는 공정을 갖고,
    상기 제1 스텝은, 세정용 브러시를 상기 연마면에 닿게 하지 않고 행해지고,
    상기 제2 스텝은, 세정용 브러시를 상기 연마면에 닿게 하면서 행해지며,
    상기 연마면의 상기 일부 영역에 산화실리콘막이 노출되고, 상기 제1 세정액으로서 불화수소산 이외의 다른 산성용액을 포함하지 않는 불화수소산을 사용하고,
    상기 제2 세정액으로서 암모니아수를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 스텝 및 상기 제2 스텝은, 상기 반도체 기판을 세로로 보유 지지하면서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 연마에 의해, 상기 일부 영역과 상기 일부 영역에 인접하는 다른 영역과의 경계에 있어서, 상기 연마면에 단차가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 연마면이, 상기 일부 영역에 인접하는 다른 영역에 형성된 질화실리콘막과, 상기 일부 영역에 형성된 산화실리콘막에 의해 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 연마면이, 상기 일부 영역에 인접하는 다른 영역에 형성된 텅스텐막과, 상기 일부 영역에 형성된 산화실리콘막에 의해 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에 형성된 피연마막을 연마하는 연마부와,
    상기 연마에 의해 형성된 연마면의 적어도 일부 영역을 에칭하는 작용이 있는 산성인 제1 세정액에 상기 연마면을 노출시키는 제1 세정조와,
    상기 1 세정액에 노출된 후의 상기 연마면을 알카리성인 제2 세정액에 노출시키는 제2 세정조를 갖고,
    상기 제1 세정조에서는 세정용 브러시를 상기 연마면에 닿지 않도록 한 상태에서 제1 세정액에 상기 연마면을 노출시키고,
    상기 제2 세정조에서는 세정용 브러시를 상기 연마면에 닿게 한 상태에서 제2 세정액에 상기 연마면을 노출시키며,
    상기 연마면의 상기 일부 영역에 산화실리콘막이 노출되고, 상기 제1 세정액으로서 불화수소산 이외의 다른 산성용액을 포함하지 않는 불화수소산을 사용하고,
    상기 제2 세정액으로서 암모니아수를 사용하는 것을 특징으로 하는 반도체 제조 장치.
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