KR20100056271A - 반도체소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로,
게이트 스페이서로 형성될 캐핑 질화막의 형성공정후 오존(O3) 케미컬 ( Chemical ) 로 1차 세정하고, 오존 순수 ( Ozonized DI Water ) 및 Back DI Water 를 이용하여 2차 세정한 다음, 황산 ( H3PO4 ) 및 Rinse DI Water 를 이용하여 3차 세정하여 결함을 제거하여 후속 공정을 용이하게 실시할 수 있도록하고 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.
오존, 세정
Description
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로,
반도체 소자가 고집적화에 됨에 따른 패턴의 감소에 의하여 게이트의 쓰러짐(Leaning)을 개선하기 위하여 형성된 캐핑 질화막의 특성을 개선하는 기술에 관한 것이다.
반도체 소자의 고집적화에 따른 반도체소자의 감소에 따라 트랜지스터의 게이트 크기도 감소하고 그에 따른 게이트 리닝 ( Gate Leaning ) 을 개선하기 위하여, 전에는 게이트 캐핑 질화막 증착 및 세정 ( Gate Capping Nitride Dep. & Post CLN ) 공정을 적용하고 있다.
그러나, 게이트 캐핑 공정 적용 시 포웁 효과 ( Foup Effect ) 에 의한 퓸 결함 ( Fume Defect ) 이 다량 발생하고, 포스트 세정 ( Post cleaning ) 적용 시 본 화학 세정 ( BON chemical cleaning ) 은 장비 타입 및 공정 조건에 따라 게이트 언 에치 ( un-etch ) 를 발생시키면서 품질에서의 LPP-게이트 SAC 페일을 유발하여 모듈이후에서의 품질 불량을 야기하고 있다. 이때, 포웁 효과는 웨이퍼의 기 움을 방지하는 운송용 웨이퍼 담는 케이스인 포웁 ( Foup ) 이고 이것에 의한 가스 오염 현상이 유발된다.
또한, 본 케미컬 세정 ( BON Chemical Cleaning ) 에서의 SPM 케미컬 라이프 SPM 타임 및 1 사이클 진행 로트 ( lots ) 수가 증가함에 따라 SAC 페일(fail) 을 대변하는 DC 페일 및 I_VBLP Level 이 증가한다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 게이트 형성방법을 도시한 단면도이다.
도 1a 를 참조하면, 반도체기판(미도시) 상에 게이트 도전층(11)인 폴리실리콘층을 형성하고 그 상부에 게이트 금속층(13)인 텅스텐층을 형성한다.
그 다음, 게이트 금속층(13) 상부에 하드마스크층(17)을 형성한다. 이때, 하드마스크층(17)은 질화막으로 형성한 것이다.
그리고, 게이트용 노광마스크인 게이트 마스크를 이용한 사진식각공정으로 하드마스크층(17) 및 게이트 금속층(13)을 순차적으로 식각하여 패터닝한다.
이때, 게이트 금속층(13)의 식각공정은 과도식각이 수반되어 그 하부의 게이트 도전층(11)을 리세스하게 된다.
도 1b를 참조하면, 전체표면상부에 캐핑 질화막(19)을 증착한다. 이때, 캐핑 질화막(19)의 증착공정시 하드마스크층(17) 및 게이트 금속층(13) 사이에 퓸 결함 ( fume defect ) (21)이 형성된다.
도 1c를 참조하면, 캐핑 질화막(19)의 증착 공정후 황산 ( H2SO4 ) 를 이용한 습식 세정 공정을 실시한다.
이때, 습식 세정 공정후 게이트 금속층(13) 사이의 캐핑 질화막(19) 상에 식각 잔류물(23)이 남는다.
여기서, 식각 잔류물(23)은 퓸 결함(21)이 완전히 제거되지 않아 남은 것이다.
도 1d를 참조하면, 전면 이방성식각공정으로 캐핑 질화막(19)을 식각하되, 반도체기판을 노출시키도록 게이트 도전층(11)도 식각하여 게이트를 패터닝한다.
이로 인하여, 게이트 금속층(13) 및 하드마스크층(17) 측벽에 캐핑 질화막(19)으로 형성된 스페이서를 형성한다.
이때, 게이트 금속층(13) 사이에 형성되었던 식각 잔류물(23)이 마스크 역할을 하게 되어 게이트 도전층(11)의 식각시 식각 잔류물(23)이 형성되었던 자리에 게이트 도전층(11)이 남게 되어 게이트 테일(27)이 형성된다. 여기서, 게이트 테일(27)은 식각 잔류물(23)이 게이트에 접속되지 않은 경우 게이트와 이격되어 게이트 사이에 형성될 수 있다.
그리고, 게이트 테일(27)은 후속 공정으로 실시되는 콘택 공정인 랜딩 플러그 콘택 공정시 랜딩 플러그와 게이트의 쇼트를 유발시키는 문제점이 제공한다.
본 발명은 게이트 측벽 캐핑 질화막을 이용하여 스페이서를 형성하는 공정시 게이트 사이에 유발되는 퓸 결함으로 인한 문제점을 극복할 수 있도록 하는 반도체소자의 게이트 형성방법을 제공하는 것이다.
본 발명에 따른 반도체소자의 게이트 형성방법은,
반도체기판 상에 게이트 도전층, 게이트 금속층 및 하드마스크층을 형성하는 공정과,
게이트 마스크를 이용하여 상기 하드마스크층 및 게이트 금속층을 패터닝하는 공정과,
전체표면상부에 캐핑 질화막을 형성하는 공정과,
전체표면상부를 오존(O3) 케미컬 ( Chemical ) 로 1차 세정하는 공정과,
전체표면상부를 오존 순수 ( Ozonized DI Water ) 및 Back DI Water 를 이용하여 2차 세정하는 공정과,
전체표면상부에 황산 ( H3PO4 ) 및 Rinse DI Water 를 이용하여 3차 세정하는 공정과,
상기 캐핑 질화막 및 게이트 도전층을 식각하여 게이트를 형성하는 공정을 포함하는 것과,
상기 1차 세정 공정은 오존(O3) 케미컬 ( Chemical ) 200 ~ 700 ㎖ 에 10 ~ 20 초 동안 실시하는 것과,
상기 2차 세정 공정은 오존 순수 ( Ozonized DI Water ) 및 Back DI Water 혼합용액 200 ~ 700 ㎖ 에 25 ~ 30 초 동안 실시하는 것과,
상기 3차 세정 공정은 황산 ( H3PO4 ) 및 Rinse DI Water 혼합용액 900 ~ 1100 ㎖ 에 2 ~ 3 초 동안 실시하는 것을 특징으로 한다.
본 발명은 게이트 금속층 및 하드마스크층의 표면에 캐핑 질화막을 형성할 때 유발되는 퓸 결함을 본 발명에 따른 세정 방법으로 완전히 제거하여, 후속 공정으로 실시되는 게이트 도전층의 식각공정시 버티컬한 게이트를 형성할 수 있도록 함으로써 후속 공정으로 실시되는 콘택공정시 게이트와 콘택 플러그, 예를들어 랜딩 플러그와의 쇼트를 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
본 발명의 원리는 다음과 같다.
게이트 형성후 게이트 사이로 노출되는 반도체기판의 활성영역에 콘택플러그, 예를 들어 랜딩플러그를 형성하는 경우, 게이트 사이에 형성되는 게이트 테일로 인해 콘택플러그와 게이트를 쇼트시키거나 콘택 저항을 증가시키는 현상을 방지 하기 위하여, 캐핑 질화막의 형성공정후 본 발명에 따른 세정 공정을 이용하여 게이트 식각 잔류물의 완전히 제거하는 것이다.
이때, 세정 공정은 다음과 같다.
1. 오존(O3) 케미컬 ( Chemical ) 200 ~ 700 ㎖ 에 10 ~ 20 초 동안 세정하여 어퍼 ( Upper ) 성 잔류물 ( Particle ) 제거.
2. 오존 순수 ( Ozonized DI Water ) + Back DI Water 200 ~ 700 ㎖ 에 25 ~ 30 초 동안 세정하여 퓸 결함 ( fume Defect ) 제거.
3. H3PO4 + Rinse DI Water 900 ~ 1100 ㎖ 에 2 ~ 3 초 동안 세정하여 잔류물 제거.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기 한다.
도 2 내지 도 4 는 본 발명에 따른 반도체소자의 게이트 형성방법에 사용되는 세정 공정의 특성을 도시한 그래프 및 표를 도시한 것이다.
먼저, 반도체기판(미도시) 상에 게이트 도전층인 폴리실리콘층을 형성하고 그 상부에 게이트 금속층인 텅스텐층을 형성한다.
그 다음, 게이트 금속층 상부에 하드마스크층을 형성한다. 이때, 하드마스크층은 질화막으로 형성한 것이다.
그리고, 게이트용 노광마스크인 게이트 마스크를 이용한 사진식각공정으로 하드마스크층 및 게이트 금속층을 순차적으로 식각하여 패터닝한다. 이때, 게이트 금속층의 식각공정은 과도식각이 수반되어 그 하부의 게이트 도전층을 리세스하게 된다.
그 다음, 전체표면상부에 캐핑 질화막을 증착한다. 이때, 캐핑 질화막의 증착공정시 하드마스크층 및 게이트 금속층 사이에 퓸 결함 ( fume defect ) 이 형성된다.
그리고, 전체표면상부를 아래와 같이 세정한다.
1. 오존(O3) 케미컬 ( Chemical ) 200 ~ 700 ㎖ 에 10 ~ 20 초 동안 세정하여 어퍼 ( Upper ) 성 잔류물 ( Particle ) 제거한다.
2. 오존 순수 ( Ozonized DI Water ) + Back DI Water 200 ~ 700 ㎖ 에 25 ~ 30 초 동안 세정하여 퓸 결함 ( fume Defect ) 제거한다. 여기서, Back DI Water 는 웨이퍼의 뒷면 ( Backside ) 을 DI 용액 처리하는 것을 말하는 것이다.
이때, Back DI Water 를 사용하는 목적은 오존 케미컬 ( O3 Chemical ) 의 의 밀도 ( Density ) 를 향상시키기 위한 것으로, 1000 ㎖ 이상 사용하면 세정시 잔류물 ( Particle )이 발생한다.
3. H3PO4 + 윤활제 ( Rinse DI Water ) 900 ~ 1100 ㎖ 에 2 ~ 3 초 동안 세정하여 잔류물을 제거한다.
이때, 황산 ( H3PO4 ) 을 사용하는 목적은 게이트 도전층인 폴리실리콘층의 CD 를 감소시키기 위하여 게이트 도전층을 습식식각하기 위한 것이고, 윤활제 ( Rinse DI Water ) 를 사용하는 목적은 잔류되는 파티클 ( Particle ) 을 제거하기 위한 것이다.
그 다음, 전면 이방성식각공정으로 캐핑 질화막(19)을 식각하되, 반도체기판을 노출시키도록 게이트 도전층도 식각하여 게이트를 패터닝한다.
이로 인하여, 게이트 금속층 및 하드마스크층 측벽에 캐핑 질화막으로 형성되는 스페이서가 형성된다.
도 2 는 오존(O3) vs 비.오.이. (BOE) 케미컬을 이용한 습식 공정시 시간에 따른 식각률(Å/min)을 도시한 그래프로서, 습식 시간에 따른 식각률을 도시한 이다. 여기서, X축은 케미컬에 따른 습식 시간을 도시하고, Y축은 식각률을 도시한 것이다.
이때, 오존 케미컬을 사용하는 경우는 일정시간이 지나면 식각률이 비슷해짐을 알 수 있으나, BOE 케미컬을 사용하는 경우는 시간에 따라 식각률이 증가함을 알 수 있다.
도 3 은 오존 케미컬 ( O3 Chemical ) 을 이용한 세정 공정시 금속층의 식각률 및 산화막의 식각두께를 나타낸 표로서, 좌측은 금속층의 식각률을 도시한 것이고 우측은 산화막의 식각 두께를 도시한 것이다.
여기서, 도 3 의 표에 표기된 avg., range, pre, post, delta 및 GOF 는 각각 Average, Range, PRE Data, Post Data, Pre - Post ( Delta ) 및 Gap Of Focus ( GOF ) 을 도시한 것이다.
도 4 는 오존 케미컬 ( O3 Chemical ) 적용에 따른 I_BVLP 개선 효과를 파악하기 위한 그래프로서, 실험 날짜(X축)에 따른 전류 레벨 ( current level )(Y 축), 즉 I_BVLP 개선의 트렌드 ( trend ) 를 도시한 것이다. 여기서, I_BVLP 는 쇼트 페일 ( short Fail ) 발생시 전압 ( Voltage ) 에 따른 전류 ( Current ) 변화량을 도시한 것으로, 본 발명에 따라 오존 케미컬을 적용한 경우는 그래프의 우하귀에 위치한 부분과 같이 전류 변화가 개선되었음을 알 수 있다.
도 1 은 종래기술에 따른 반도체소자의 게이트 형성방법을 도시한 단면도.
도 2 는 오존(O3) vs 비.오.이. (BOE) 케미컬을 이용한 습식 시간에 따른 식각률(Å/min)을 도시한 그래프.
도 3 은 오존 케미컬 ( O3 Chemical ) 을 이용한 세정 공정시 금속층의 식각률 및 산화막의 식각두께를 나타낸 표.
도 4 는 오존 케미컬 ( O3 Chemical ) 적용에 따른 I_BVLP 개선 효과 트렌드 ( trend ) 를 도시한 그래프.
Claims (4)
- 반도체기판 상에 게이트 도전층, 게이트 금속층 및 하드마스크층을 형성하는 공정과,게이트 마스크를 이용하여 상기 하드마스크층 및 게이트 금속층을 패터닝하는 공정과,전체표면상부에 캐핑 질화막을 형성하는 공정과,전체표면상부를 오존(O3) 케미컬 ( Chemical ) 로 1차 세정하는 공정과,전체표면상부를 오존 순수 ( Ozonized DI Water ) 및 Back DI Water 를 이용하여 2차 세정하는 공정과,전체표면상부에 황산 ( H3PO4 ) 및 Rinse DI Water 를 이용하여 3차 세정하는 공정과,상기 캐핑 질화막 및 게이트 도전층을 식각하여 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 청구항 1 항에 있어서,상기 1차 세정 공정은 오존(O3) 케미컬 ( Chemical ) 200 ~ 700 ㎖ 에 10 ~ 20 초 동안 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 청구항 1 항에 있어서,상기 2차 세정 공정은 오존 순수 ( Ozonized DI Water ) 및 Back DI Water 의 혼합용액 200 ~ 700 ㎖ 에 25 ~ 30 초 동안 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 청구항 1 항에 있어서,상기 3차 세정 공정은 황산 ( H3PO4 ) 및 Rinse DI Water 의 혼합용액 900 ~ 1100 ㎖ 에 2 ~ 3 초 동안 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
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|---|---|---|---|---|
| US8759183B2 (en) | 2012-01-03 | 2014-06-24 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using electrolyzed sulfuric acid (ESA) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |