CN105742183B - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供基底、第一层间介质层以及位于第一层间介质层内的第一栅导电层；在第一栅导电层表面、器件区和外围区第一层间介质层表面形成第二层间介质层；形成覆盖于第二层间介质层表面的非晶碳层；对非晶碳层进行第一斜边刻蚀处理，刻蚀去除外围区的非晶碳层；在第一斜边刻蚀处理后的非晶碳层表面形成具有第一开口的光刻胶层；以光刻胶层为掩膜，沿第一开口刻蚀非晶碳层以及第二层间介质层，在器件区第二层间介质层内形成接触孔；形成填充满所述接触孔的导电插塞。本发明去除位于基底外围区的非晶碳层，避免刻蚀形成接触孔的刻蚀气体与外围区非晶碳层发生反应形成反应副产物，提高半导体结构生产良率以及芯片产出量。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。

背景技术

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多。在半导体集成电路中，金属氧化物半导体(MOS，Metal OxideSemiconductor)晶体管时其中最为重要的元件之一。

现有的MOS晶体管工艺是在半导体衬底上形成栅极结构，在栅极结构相对两侧的半导体衬底中形成源区和漏区；然后在栅极结构、源区和漏区上形成接触孔(Contactvia)，在接触孔内填充金属形成导电插塞，通过导电插塞使外部电路与栅极结构、源区和漏区电连接。

然而，现有技术半导体结构的生产良率以及芯片产出量仍有待提高。

发明内容

本发明解决的问题是提高一种半导体结构的形成方法，减小在刻蚀形成接触孔过程中在基底外围区形成的反应副产物含量，提高半导体结构的生产良率以及芯片产出量。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的外围区，所述器件区的第一层间介质层内形成有第一栅导电层，所述第一栅导电层顶部与第一层间介质层顶部齐平；在所述第一栅导电层表面、器件区和外围区第一层间介质层表面形成第二层间介质层；形成覆盖于所述第二层间介质层表面的非晶碳层；对所述非晶碳层进行第一斜边刻蚀处理，刻蚀去除外围区的非晶碳层；在所述第一斜边刻蚀处理后的非晶碳层表面形成具有第一开口的光刻胶层；以所述光刻胶层为掩膜，沿所述第一开口刻蚀非晶碳层以及所述第二层间介质层，直至暴露出第一栅导电层表面，在所述器件区第二层间介质层内形成接触孔；形成填充满所述接触孔的导电插塞。

可选的，在斜边刻蚀机内进行所述第一斜边刻蚀处理；所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

可选的，采用晶圆边缘曝光的方法，形成所述光刻胶层。

可选的，形成所述光刻胶层的工艺步骤包括：在所述第一斜边刻蚀处理后的非晶碳层表面、以及外围区第二层间介质层表面形成初始光刻胶层；对所述外围区第二层间介质层表面的初始光刻胶层进行曝光处理，同时对待形成第一开口的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。

可选的，形成所述第一栅导电层的工艺步骤包括：在所述器件区第一层间介质层内形成第二开口；形成填充满所述第二开口的栅导电膜，且所述栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一层间介质层表面的栅导电膜，在所述第二开口内形成第一栅导电层，且在研磨之后，外围区第一层间介质层表面形成有导电附着层，所述导电附着层的材料与第一栅导电层材料相同。

可选的，在形成所述第一栅导电层之后、形成所述第二层间介质层之前，还包括步骤：对所述导电附着层进行第二斜边刻蚀处理，去除所述导电附着层。

可选的，在形成所述第二开口之后、形成所述栅导电膜之前，还包括步骤：采用CF₄气体对所述第二开口以及基底外围区进行第一刻蚀后处理；采用Ar对第二开口以及基底外围区进行第二刻蚀后处理。

可选的，所述第一刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，CF₄流量为10sccm至500sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦；所述第二刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

可选的，所述器件区包括NMOS区域以及PMOS区域；所述第二开口位于NMOS区域第一层间介质层内；且在形成所述第二开口之前，在PMOS区域第一层间介质层内形成有第二栅导电层。

可选的，形成所述第二开口的工艺步骤包括：在所述NMOS区域第一层间介质层内形成有第一伪栅；在所述第二栅导电层表面、器件区以及外围区的第一层间介质层表面形成图形化的掩膜层，其中，所述图形化的掩膜层的材料包括TiN或TaN；以所述图形化的掩膜层为掩膜，刻蚀去除所述第一伪栅，在所述NMOS区域第一层间介质层内形成第二开口；采用干法刻蚀工艺刻蚀去除所述图形化的掩膜层，其中，所述干法刻蚀工艺的刻蚀气体包括Cl₂。

可选的，采用Ar对所述第二开口以及所述基底外围区进行第二刻蚀后处理的同时，对所述第二栅导电层进行第二刻蚀后处理。

可选的，在形成所述接触孔的过程中，所述外围区基底上形成有聚合物层。

可选的，在形成所述导电插塞之前，还包括步骤：对所述聚合物层进行第三斜边刻蚀处理，刻蚀去除所述聚合物层。

可选的，在所述第三斜边刻蚀处理后，所述外围区基底表面未被暴露出来。

可选的，所述第三斜边刻蚀处理为多道刻蚀工艺，以保证第三斜边刻蚀处理后，外围区基底表面未被暴露出来；在进行所述第三斜边刻蚀处理后，所述外围区基底表面被第一层间介质层覆盖；或者，在进行所述第三斜边刻蚀处理后，所述外围区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖。

可选的，形成所述导电插塞的工艺步骤包括：在所述器件区第二层间介质层顶部表面、外围区基底上、以及所述接触孔底部和侧壁表面形成导电阻挡层，形成覆盖于导电阻挡层表面且填充满接触孔的导电体层，且所述导电体层顶部高于器件区第二层间介质层顶部表面；研磨去除高于器件区第二层间介质层顶部表面的导电体层以及导电阻挡层，形成填充满接触孔的导电插塞。

可选的，所述外围区基底表面被第一层间介质层覆盖时，在所述研磨之后，所述外围区第一层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖；所述外围区表面被第一层间介质层以及部分厚度的第二层间介质层覆盖时，在所述研磨之后，所述外围区第二层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。

可选的，所述导电阻挡层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。

可选的，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。

可选的，所述第一栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述器件区基底与第一栅导电层之间还形成有第一栅介质层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，形成覆盖于第二层间介质层表面的非晶碳层之后，对非晶碳层进行第一斜边刻蚀处理，刻蚀去除外围区的非晶碳层；然后，在第一斜边刻蚀处理后的非晶碳层表面形成具有第一开口的光刻胶层；以光刻胶层为掩膜，沿第一开口刻蚀非晶碳层以及所述第二层间介质层，直至暴露出第一栅导电层表面，在器件区第二层间介质层内形成接触孔；形成填充满接触孔的导电插塞。本发明在刻蚀形成接触孔之前，去除了外围区的非晶碳层，避免刻蚀形成接触孔的刻蚀气体与外围区非晶碳层发生化学反应形成反应副产物，从而防止形成的反应副产物附着在外围区基底上，避免所述反应副产物对半导体结构的生产良率以及芯片产出量造成不良影响。

进一步，本发明在形成第二层间介质层之前，去除导电附着层，避免导电附着层从基底上剥落对其他基底造成污染；并且，防止后续在第一层间介质层和第二层间介质层之间形成有导电附着层，使得外围区的第一层间介质层和第二层间介质层粘附性强；同时还能够避免后续形成的聚合物层附着在导电层附着层上，避免外围区基底上的副产物层过于复杂。

进一步，由于外围区非晶碳层被去除，因此刻蚀形成接触孔过程中，附着在基底外围区的反应副产物的量减少，从而减小了聚合物层中聚合物杂质的含量，使得聚合物层与基底之间的粘附性增强，且刻蚀去除聚合物层的工艺难度降低。同时，由于聚合物层中聚合物杂质含量减少，使得聚合物层与外围区导电阻挡层之间的粘附性增强；有利于进一步提高半导体结构的生产良率以及芯片产出量。

进一步，本发明在形成导电插塞之前，采用第三斜边刻蚀处理刻蚀去除外围区基底上的聚合物层，避免聚合物层从基底上剥落，同时防止由于聚合物的存在造成后续外围区导电阻挡层从基底上剥落，从而进一步提高半导体结构的生产良率以及芯片产出量。

进一步，本发明第三斜边刻蚀处理后，外围区基底表面未被暴露出来，外围区基底表面被第一层间介质层覆盖，相应的，后续在外围区形成的导电阻挡层位于第一层间介质层表面，使得外围区的导电阻挡层与基底之间具有较强的粘附性，防止在形成导电插塞之后外围区的导电阻挡层从基底上剥落，从而进一步提高半导体结构的生产良率。若外围区的导电阻挡层与基底表面直接接触，由于导电阻挡层与基底之间的粘附性远小于导电阻挡层与第一层间介质层之间的粘附性，则在形成导电插塞之后外围区的导电阻挡层容易从基底上剥落。

进一步，第一斜边刻蚀处理后，外围区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖，同样的，由于外围区导电阻挡层与第二层间介质层之间的粘附性较强，从而防止在形成导电插塞之后外围区导电阻挡层从基底上剥落，进一步提高半导体结构的生产良率。

附图说明

图1至图15为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术的器件生产过程中基底容易受到损伤或污染，导致半导体结构的生产良率低下、芯片产出量低。

经研究发现，在半导体制造中，需要涉及到多道工序，而干法刻蚀工艺通常是制作过程中常见的步骤。干法刻蚀工艺使利用反应气体获得能量后，通过物理或化学的反应对刻蚀对象进行刻蚀。但是在刻蚀过程中，或者其他工艺过程中，通常会在基底的边缘附近形成副产物，例如，包含碳、氧、氮、氟等元素的聚合物，以及由于边缘效应而产生的低质量膜层等。

在后续的工艺过程中，所述副产物与基底之间的粘附性会最终变弱而导致该副产物在基底转移过程中散裂或剥落，通常落在其他衬底上，从而对其他衬底造成损伤或污染，严重影响半导体结构的生产良率。

由于为了提高光刻胶层图形精度，通常在整块基底上形成非晶碳层(AmorphousCarbon Layer)，在刻蚀过程中，刻蚀气体还会与基底边缘上的非晶碳层发生反应形成反应副产物，导致基底边缘上的副产物中聚合物杂质含量大、类型复杂，副产物更易从基底上剥落，且去除基底边缘上的副产物的难度更大，且副产物与其他层之间的粘附性将更差。

为此，本发明提供一种半导体结构的形成方法，在形成覆盖于第二层间介质层表面的非晶碳层后，对非晶碳层进行第一斜边刻蚀处理，刻蚀去除外围区的非晶碳层；在第一斜边刻蚀处理后的非晶碳层表面形成具有第一开口的光刻胶层；以光刻胶层为掩膜，刻蚀非晶碳层以及所述第二层间介质层，直至暴露出第一栅导电层表面，在器件区第二层间介质层内形成接触孔；形成填充满接触孔的导电插塞。减小在刻蚀形成接触孔过程中在基底外围区形成的反应副产物含量，提高半导体结构的生产良率以及芯片产出量。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图15为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

本发明形成的半导体结构包括NMOS晶体管、PMOS晶体管或CMOS晶体管，本实施例以形成的半导体结构为CMOS晶体管为例作示范性说明。

请参考图1，提供基底100，所述基底100包括器件区110以及包围所述器件区110的外围区120。

所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底100还可以为绝缘体上的硅或绝缘体上的锗。

所述器件区110为后续形成半导体器件的区域，所述外围区120沿基底100半径方向上的宽度可根据具体的制作工艺进行调整。

本实施例中，所述外围区120包括第一外围区和第二外围区，其中，第一外围区位于器件区110和第二外围区之间。

在一个实施例中，第一外围区表面与器件区110表面平行，第二外围区表面为斜面。在另一实施例中，第一外围区和第二外围区表面均与器件区110表面平行。在其他实施例中，所述外围区表面还可以为阶梯状、锯齿状等。

本实施例以形成的半导体结构为CMOS晶体管为例，相应的，所述器件区110包括PMOS区域II以及NMOS区域I，其中，所述PMOS区域II与NMOS区域I可以相邻也可以相隔，且所述PMOS区域II与NMOS区域I的位置可以互换。本实施例以PMOS区域II与NMOS区域I相邻作为示例。

后续在PMOS区域II形成PMOS晶体管，在NMOS区域I形成NMOS晶体管。

请参考图2，在所述基底100表面形成第一层间介质层101。

所述第一层间介质层101覆盖于器件区110以及外围区120基底100表面。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一层间介质层101。

所述第一介质层101的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。

所述第一介质层101的材料为低.k介质材料或超低k介质材料时，第一介质层101的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO_1.5)_n)或甲基硅倍半氧烷(MSQ，(CH₃SiO_1.5)_n)。

本实施例中所述第一层间介质层101的材料为氧化硅。

本实施例在所述PMOS区域II第一层间介质层101内还形成有第二伪栅132，后续去除第二伪栅132后在PMOS区域I第一层间介质层101内形成第二栅导电层；在NMOS区域I第一层间介质层101内形成有第一伪栅131，后续在去除第一伪栅131后在NMOS区域I第一层间介质层101内形成第二开口。所述第一伪栅131、第二伪栅132以及器件区120第一层间介质层101顶部齐平，所述第一伪栅131的材料可以为多晶硅，所述第二伪栅132的材料可以为多晶硅。

在形成所述第一伪栅131、第二伪栅132以及第一层间介质层101之前，还可以在基底100表面形成热氧化层，在第一伪栅131与基底100之间形成第一栅介质层，在第二伪栅132与基底100之间形成第二栅介质层。所述第一栅介质层的材料为氧化硅或高k介质材料(高k介质材料指的是相对介电常数大于氧化硅的相对介电常数的介质材料)；所述第二栅介质层的材料为氧化硅或高k介质材料。

请参考图3，去除所述PMOS区域II第一层间介质层101内的第二伪栅132(参考图2)，在所述PMOS区域II第一层间介质层101内形成第三开口；形成填充满所述第三开口的第二栅导电层142，且所述第二栅导电层142的顶部与PMOS区域II第一层间介质层101顶部齐平。

采用干法刻蚀工艺刻蚀去除所述第二伪栅132。在所述第三开口内沉积第二栅导电膜，所述第二栅导电膜填充满第三开口且覆盖于第一层间介质层101表面；研磨去除高于第一层间介质层101表面的第二栅导电膜，形成填充满第三开口的第二栅导电层142，所述第二栅导电层142与第一层间介质层101顶部齐平。

所述第二栅导电层142的材料包括Cu、Al或W。本实施例中所述第二栅导电层142的材料为Al。

请参考图4，在所述第二栅导电层142表面、器件区110以及外围区120的第一层间介质层101表面形成图形化的掩膜层151，所述图形化的掩膜层151暴露出第一伪栅131表面。

在一个具体实施例中，形成所述图形化的掩膜层151的工艺步骤包括：形成覆盖于所述第一层间介质层101表面以及第二栅导电层142表面的初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层，所述图形化的光刻胶层内的开口于第一伪栅131位置相对应；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层形成图形化的掩膜层151。

在一实施例中，可以在形成图形化的掩膜层151之后去除所述图形化的光刻胶层；在另一实施例中，也可以在后续刻蚀去除第一伪栅131的同时，刻蚀去除图形化的光刻胶层。

本实施例中所述图形化的掩膜层151的材料包括TiN或TaN，使得后续刻蚀工艺对图形化的掩膜层151与对第一伪栅131之间具有很高的刻蚀选择比，从而减小图形化的掩膜层151的厚度，防止图形化的掩膜层151发生图形坍塌的问题，满足半导体结构小型化微型化的发展趋势。

本实施例以图形化的掩膜层151的材料为TiN作为示例。

请参考图5，以所述图形化的掩膜层151(参考图4)为掩膜，刻蚀去除所述第一伪栅131(参考图4)，在所述NMOS区域I第一层间介质层101内形成第二开口102；采用干法刻蚀工艺刻蚀去除所述图形化的掩膜层151。

本实施例中，为了避免刻蚀去除图形化的掩膜层151的工艺对第一伪栅131下方的第一栅介质层造成刻蚀损伤，在刻蚀去除图形化的掩膜层151之前，使第一栅介质层上方仍被部分厚度第一伪栅131覆盖；在刻蚀去除图形化的掩膜层151的同时，刻蚀去除剩余的第一伪栅131，在NMOS区域I第一层间介质层101内形成第二开口102。

在刻蚀图形化的掩膜层151之前，还可以包括步骤：对形成的第二开口102以及基底100外围区120进行氟等离子体处理。

采用干法刻蚀工艺刻蚀去除所述图形化的掩膜层151，其中，干法刻蚀工艺的刻蚀气体包括Cl₂。

在形成所述第二开口102之后，采用CF₄气体对所述第二开口102以及基底100外围区120进行第一刻蚀后处理。其好处在于：

由于刻蚀光刻胶层的过程中会产生聚合物杂质，部分所述聚合物杂质在重力作用下掉落在第二开口102内以及基底100外围区120的第一层间介质层101上；为此，采用CF₄气体对第二开口102以及基底100外围区120进行第一刻蚀后处理，能够刻蚀去除位于第二开口102内的聚合物杂质，并且刻蚀去除位于外围区120的第一层间介质层101上的聚合物杂质。

在一个具体实施例中，所述第一刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，CF₄流量为10sccm至500sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

然后采用Ar对所述第二开口102以及基底100外围区120进行第二刻蚀后处理。本实施例中，在采用Ar对第二开口102以及基底100外围区120进行第二刻蚀后处理的同时，对所述第二栅导电层142进行第二刻蚀后处理。其好处在于：

一方面，采用Ar对第二开口102以及基底100外围区120进行第二刻蚀后处理，能够进一步去除第二开口102内以及外围区120第一层间介质层101上的聚合物杂质。另一方面，由于前述采用Cl₂刻蚀图形化的掩膜层151时，所述Cl₂也会与第二栅导电层142相接触，使得第二栅导电层142内残留有氯离子，所述氯离子会对第二栅导电层142造成腐蚀；本实施例采用Ar对第二栅导电层142进行第二刻蚀后处理，能够去除第二栅导电层142内残留的氯离子，避免氯离子对第二栅导电层142造成腐蚀，从而使第二栅导电层142保持良好的性能。

在一个具体实施例中，所述第二刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

请参考图6，形成填充满所述第二开口102(参考图5)的栅导电膜103，且所述栅导电膜103还覆盖于第一层间介质层101表面。

本实施例中，所述栅导电膜103还覆盖于第二栅导电层142表面。所述栅导电膜103的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W。

本实施例中所述栅导电膜103的材料为Al，采用物理气相沉积工艺形成所述栅导电膜103。

所述栅导电层膜103既覆盖于器件区110第一层间介质层101表面，还覆盖于外围区120第一层间介质层101表面。

请参考图7，研磨去除高于第一层间介质层101表面的栅导电膜103(参考图6)，在所述第二开口102(参考图5)内形成第一栅导电层104。

具体的，采用化学机械研磨工艺，研磨去除高于第一层间介质层101表面的栅导电膜103。由于基底100具有一定的尺寸，在研磨过程中，外围区120的栅导电膜103被研磨去除速率通常小于器件区110栅导电膜103被研磨去除的速率，导致在研磨之后，在外围区120第一层间介质层101表面形成有导电附着层105，所述导电附着层105即为外围区120未被研磨去除的部分栅导电膜103，因此所述导电附着层105的材料与第一栅导电层104材料相同。

在本实施例中，所述导电附着层105的材料为Al。

请参考图8，对所述导电附着层105(参考图7)进行第二斜边刻蚀处理(beveletch)，去除所述导电附着层105，暴露出外围区120第一层间介质层101表面。

若所述导电附着层105不被去除，相应后续在外围区120基底100上形成聚合层时，形成的聚合物层将位于导电附着层105表面；在后续的工艺过程中，位于导电附着层105表面的聚合物层容易脱落掉在其他基底上，影响器件的成品率。同时，在后续的工艺过程中，导电附着层105与第一层间介质层101之间的粘附性也会逐渐变弱，因此所述导电附着层105也容易脱落掉在其他基底上，影响器件的成品率。

为此，本实施例在研磨工艺之后，采用第二斜边刻蚀处理刻蚀去除所述导电附着层105，从而避免导电附着层105可能带来的不良影响。并且，由于本实施例第二斜边刻蚀处理需要刻蚀的待刻蚀层较为单一，刻蚀去除导电附着层105即可，避免由于需要刻蚀的待刻蚀层较为复杂而造成第二斜边刻蚀处理的刻蚀难度大的问题。

在斜边刻蚀机(bevel etcher)内进行所述第二斜边刻蚀处理，具体的，通过斜面刻蚀机中上等离子体隔断区域(Process Exclusion Zone，简称为PEZ)环和下等离子体隔断区域环控制第二斜边刻蚀处理的刻蚀范围，通过射频电源将刻蚀气体激励为等离子体，去除外围区120的导电附着层105。

在一个具体实施例中，所述第二斜边刻蚀处理的刻蚀气体包括Cl₂。

请参考图9，在所述第一栅导电层104表面、器件区110和外围区120第一层间介质层101表面形成第二层间介质层106；形成覆盖于所述第二层间介质层106表面的非晶碳层107。

本实施例中所述第二层间介质层106还覆盖于第一栅导电层104以及第二栅导电层142表面。所述第二层间介质层106的材料为氧化硅、低k介质材料或超低k介质材料，本实施例以所述第二层间介质层106的材料为氧化硅作为示例，采用化学气相沉积工艺形成所述第二层间介质层106。

由于本实施例在形成第二层间介质层106之前，去除了外围区120的导电附着层105(参考图7)，使得外围区120的第二层间介质层106位于第一层间介质层101表面，从而使得后续在外围区120形成的聚合物层位于第一层间介质层101表面或者第二层间介质层106表面，聚合物层材料与氧化硅之间的粘附性相对较强，从而在一定程度上能够防止聚合物层剥落的问题。

若外围区120第一层间介质层101表面具有导电附着层，则后续在刻蚀形成接触孔的同时会刻蚀外围区120的第二层间介质层106，使得外围区120的导电附着层被暴露出来，进而导致刻蚀接触孔过程中形成的聚合物层位于导电附着层表面。一方面，会增加后续刻蚀去除聚合物层以及导电附着层的工艺难度；另一方面，由于聚合物层与导电附着层之间的粘附性差，容易导致聚合物层从导电附着层上剥落，影响器件成品率。

所述非晶碳层107的材料为非晶碳(A-C，Amorphous Carbon)，采用化学气相沉积、原子层沉积或旋转涂覆工艺形成所述非晶碳层107。

与第二层间介质层106的材料相比，非晶碳具有很高的刻蚀选择比，能够有效的减小刻蚀第二层间介质层106所需的掩膜的厚度；并且，后续在非晶碳层107表面形成光刻胶层时，所述非晶碳层107还能够起到底部抗反射的作用，从而提高形成的光刻胶层的位置精确度。

请参考图10，对所述非晶碳层107进行第一斜边刻蚀处理，刻蚀去除外围区120的非晶碳层107。

一方面，由于非晶碳层107与第二层间介质层106之间的粘附性较差，特别是外围区120的非晶碳层107容易从基底100上剥落，对其他基底造成损伤或污染。

另一方面，当非晶碳层107位于外围区120时，后续在刻蚀形成接触孔118的过程中，刻蚀气体会与外围区120的非晶碳层107发生反应形成反应副产物，部分反应副产物在重力作用下会沉积在外围区120基底100上，导致在外围区120基底上形成的聚合物层的聚合物杂质含量显著增加，导致聚合物层更易从基底上剥落。并且，若后续不去除所形成的聚合物层，由于聚合物层中聚合物杂质含量大，后续外围区的导电阻挡层与聚合物层之间的粘附性将非常差，外围区的导电阻挡层容易从基底上剥落；若后续去除所形成的聚合物层，由于聚合物层中聚合物杂质含量大，去除聚合物层的工艺难度也将变大。

为此，本实施例对非晶碳层107进行第一斜边刻蚀处理，刻蚀去除外围区120的非晶碳层107，避免外围区120非晶碳层107剥落，同时减小后续形成的聚合物层中聚合物杂质含量，降低聚合物层从基底上剥落的概率，提高聚合物层与外围区导电阻挡层之间的粘附性，降低后续去除聚合物层的工艺难度。

在斜边刻蚀机中进行所述第一斜边刻蚀处理。在一个具体实施例中，所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

请参考图11，在所述第一斜边刻蚀处理后的非晶碳层107表面形成具有第一开口109的光刻胶层108。

本实施例中，所述光刻胶层108暴露出外围区120第二层间介质层106表面。采用晶圆边缘曝光(WEE，Wafer Edge Exposure)的方法，形成所述光刻胶层108。具体的，形成所述光刻胶层108的工艺步骤包括：在所述第一斜边刻蚀处理后的非晶碳层107表面、以及外围区120第二层间介质层106表面形成初始光刻胶层；对所述外围区第二层间介质层106表面的初始光刻胶层进行曝光处理，同时对待形成第一开口109的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对所述初始光刻胶层进行显影处理，形成所述光刻胶层108。

采用WEE的方法能够去除外围区120的初始光刻胶层，避免外围区120光刻胶转移到基底100背面，从而使后续的工艺过程保持清洁，且去除外围区120的初始光刻胶层的工艺精度较高。

在其他实施例中，还可以采用边胶去除(EBR，Edge Bead Removal)的方法形成所述光刻胶层108，具体的，在形成初始光刻胶层的过程中，使用溶剂喷洒在外围区120，将外围区120的初始光刻胶层去除。

请参考图12，以所述光刻胶层108(参考图11)为掩膜，沿所述第一开口109(参考图11)刻蚀非晶碳层107以及所述第二层间介质层106，直至暴露出第一栅导电层104表面，在所述器件区110第二层间介质层106内形成接触孔118，且形成接触孔118的过程中在外围区120基底100上形成聚合物层119。

采用干法刻蚀工艺形成所述接触孔118。在刻蚀第二层间介质层106的同时，所述刻蚀工艺还会对光刻胶层108以及非晶碳层107进行刻蚀，刻蚀工艺的刻蚀气体与第二层间介质层106的材料发生化学反应形成反应副产物，同时刻蚀气体与光刻胶层108以及非晶碳层107的材料发生化学反应形成反应副产物，同样的，刻蚀工艺的刻蚀气体与底部抗反射涂层的材料发生化学反应形成反应副产物。所述反应副产物经过热运动、以及依托刻蚀气体的流动而从刻蚀腔室内排出。

然而所述反应副产物中具有质量相对较大的聚合物杂质，所述聚合物杂质受到的重力作用较大，在重力作用下，部分所述聚合物杂质会掉落附着在器件区110的第二层间介质层106表面、以及外围区120的第二层间介质层106表面。

由于光刻胶层108暴露出外围区120第二层间介质层106表面，因此在刻蚀形成接触孔118的同时，刻蚀外围区120第二层间介质层106，使得外围区120的第二层间介质层106被全部去除或被部分去除。

本实施例以外围区120的第二层间介质层106被刻蚀去除作为示例，相应的，外围区120基底100上的聚合物层119位于外围区120的第一层间介质层101表面。

在其他实施例中，当形成接触孔118的过程中外围区120部分厚度的第二层间介质层106被刻蚀去除时，相应的，外围区120基底100上的聚合物层119位于外围区120剩余第二层间介质层106表面。

所述聚合物层119中含有碳原子、氟原子、硅原子以及氧原子。并且，由于本实施例去除了位于外围区120的非晶碳层107，因此在刻蚀形成接触孔118的工艺过程中，避免了刻蚀气体与外围区120非晶碳层107发生化学反应，从而使得外围区120附近的反应副产物的形成量大大的减小，进而减少外围区120基底100上的聚合物层119中聚合物杂质含量，使得聚合物层119从基底100上剥落的可能性降低；并且，由于聚合物层119中聚合物杂质含量减小，也能够进一步减少后续形成的导电阻挡层从基底100上剥落的可能性，从而提高半导体结构的生产良率以及芯片产出量。

在形成接触孔118的过程中，器件区110的接触孔118内、以及第二层间介质层106表面也会附着有聚合物杂质，后续会对器件区110的接触孔118进行清洗处理，去除器件区110的聚合物杂质。

在形成所述接触孔118之后，去除光刻胶层108以及非晶碳层107。后续还在第二栅导电层142表面形成导电插塞，为此，本实施例中还在PMOS区域II第二层间介质层106内形成接触孔118，所述接触孔118暴露出第二栅导电层142表面。

请参考图13，对所述聚合物层119(参考图12)进行第三斜边刻蚀处理，去除所述聚合物层119。

在后续工艺过程中，位于外围区120的聚合物层109容易从基底100上剥落；且后续在形成导电插塞的工艺中，尽管会经历研磨工艺，然而仍会有部分厚度导电插塞还会位于外围区120基底100上，若所述部分厚度的导电插塞与聚合物层119相接触，由于聚合物层119与部分厚度导电插塞的粘附性弱，在后续工艺过程中，外围区的部分厚度导电插塞容易从聚合物层119上剥落，影响器件的生产良率。

且后续的湿法清洗处理较易去除器件区110的聚合物杂质，去除外围区120的聚合物层119的难度较大。

为此，本实施例采用第三斜边刻蚀处理去除所述聚合物层119，在所述第三斜边刻蚀处理后，所述外围区120基底100表面未被暴露出来。

在一个实施例中，在进行所述第三斜边刻蚀处理后，所述外围区120基底100表面被第一层间介质层101覆盖。或者，在进行所述第三斜边刻蚀处理后，所述外围区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖。

使得后续在形成导电插塞的工艺过程中，外围区120基底100表面被第一层间介质层101覆盖，或者外围区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖，因此后续在经历研磨工艺之后，在外围区120形成的部分厚度导电插塞位于第一层间介质层101表面或第二层间介质层106表面，使得外围区120部分厚度的导电插塞与基底100之间的粘附性强，从而防止外围区120部分厚度的导电插塞剥落。

若后续外围区120形成的部分厚度导电插塞与基底100直接接触，部分厚度导电插塞与基底100之间的粘附性很弱，因此外围区120部分厚度导电插塞将很容易剥落。并且，与不对非晶碳层107进行第三斜边刻蚀处理相比，本实施例中聚合物层119中聚合物杂质含量减小，从而使得第三斜边刻蚀处理刻蚀去除聚合物层119的难度降低，能够更加彻底的刻蚀去除聚合物层119，从而进一步避免聚合物层119带来的不良影响。

所述第三斜边刻蚀处理对聚合物层119的刻蚀速率大于对第一层间介质层101的刻蚀速率。在斜边刻蚀机内进行所述第三斜边刻蚀处理；所述第三斜边刻蚀处理的刻蚀气体为含氟气体。

作为一个具体实施例，所述含氟气体为CF₄、CHF₃、NF₃或SF₆。本实施例中，所述第三斜边刻蚀处理的工艺参数为：刻蚀气体包括CH₄和SF₆，还向刻蚀腔室内通入CO₂和N₂，CF₄流量为10sccm至500sccm，SF₆流量为10sccm至100sccm，CO₂流量为10sccm至100sccm，N₂流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

本实施例中所述第三斜边刻蚀处理为多道刻蚀工艺，以保证第三斜边刻蚀处理后，外围区120基底100表面未被暴露出来。在其他实施例中，第三斜边刻蚀处理也可以为一道刻蚀工艺，且第三斜边刻蚀工艺对聚合物层119与对第一层间介质层101具有较大刻蚀选择比。

然后，对所述接触孔118进行湿法清洗处理；然后对所述接触孔118进行Ar等离子体轰击处理。

所述湿法清洗处理能够去除接触孔118内的聚合物杂质。所述湿法清洗处理的清洗液体为氢氟酸溶液或双氧水溶液。

所述Ar等离子体轰击能够修复接触孔118内的界面性能，为后续形成导电插塞提供良好的界面基础。

请参考图14，在所述器件区110第二层间介质层106顶部表面、外围区120基底100上、以及所述接触孔118底部和侧壁表面形成导电阻挡层201，形成覆盖于导电阻挡层201表面且填充满接触孔118(参考图13)的导电体层202，且所述导电体层202顶部高于器件区110第二层间介质层106顶部表面。

所述导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层202的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。

本实施例中，导电阻挡层201与导电体层202的材料不同，导电阻挡层201的材料为Ti、TiN、Ta、TaN或WN，导电体层202的材料为Cu、Al或W，相应后续形成的导电插塞为叠层结构。在其他实施例中，导电阻挡层201和导电体层202的材料也可以相同，相应后续形成的导电插塞为单层结构。

在一个实施例中，所述外围区120基底100表面被第一层间介质层101覆盖时，所述外围区基底100上的导电阻挡层201位于外围区120第一层间介质层101表面。在另一实施例中，所述外围区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖时，所述外围区120基底100上的导电阻挡层201位于外围区120第二层间介质层106表面。

请参考图15，研磨去除高于器件区110第二层间介质层106顶部表面的导电体层201以及导电阻挡层202，形成填充满所述接触孔118(参考图13)的导电插塞。

具体的，采用化学机械抛光工艺，去除高于器件区110第二层间介质层106顶部表面的导电体层202以及导电阻挡层201，形成填充满所述接触孔的导电插塞。所述导电插塞包括：位于接触孔118底部和侧壁表面的导电阻挡层201、以及位于导电阻挡层201表面且填充满接触孔118的导电体层202。

本实施例以所述导电插塞为叠层结构为例，导电阻挡层201和导电体层202的材料不同。在其他实施例中，导电插塞也可以为单层结构，导电阻挡层201和导电体层202的材料相同。

在研磨过程中，器件区110的研磨速率大于外围区120的研磨速率；且由于在形成接触孔118之后，外围区120第二层间介质层106被全部去除或被部分去除，在形成导电阻挡层201之前，外围区120的顶部高度小于器件区110的顶部高度。

由上述分析可知，在研磨之后，器件区110第二层间介质层106顶部表面的导电体层202以及导电阻挡层201被研磨去除，而外围区120基底100上仍具有导电阻挡层201以及部分厚度的导电体层202。

在一个实施例中，所述外围区120基底100表面被第一层间介质层101覆盖时，在所述研磨之后，所述外围区120第一层间介质层101表面被导电阻挡层201以及部分厚度的导电体层202覆盖。在另一实施例中，所述外围区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖时，在所述研磨之后，所述外围区120第二层间介质层106表面被导电阻挡层201以及部分厚度的导电体层202覆盖。

由于本实施例在第三斜边刻蚀处理之后，外围区120基底100表面未被暴露出来，相应的，在所述研磨之后，外围区120导电阻挡层201未与外围区110基底表面直接接触，外围区120导电阻挡层201与第一层间介质层101或第二层间介质层106相接触，使得外围区120导电阻挡层201与基底100之间的粘附性好，防止外围区120导电阻挡层201以及导电体层202从基底100上剥落，防止外围区120掉落的导电阻挡层201以及导电体层202掉落在其他基底上，提高器件生产良率。

并且，由于聚合物层119(参考图13)被刻蚀去除，防止了外围区120导电阻挡层201与聚合物层119直接接触，从而进一步降低外围区120导电阻挡层201以及导电体层202从基底100上剥落的概率，进一步提高半导体结构生产良率。

若外围区120导电阻挡层201与基底100表面直接接触，由于导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W，而基底100的材料为硅，导电阻挡层201与基底100之间的粘附性差，在后续工艺过程中，外围区120的导电阻挡层201以及导电体层202容易从基底100上剥落，掉落在其他基底上而对其他基底造成损伤或污染。

本实施例以在刻蚀形成接触孔118之后，采用第三斜边刻蚀处理刻蚀去除聚合物层119作为示例。在其他实施例中，在形成接触孔118之后，也可以不进行第三斜边刻蚀处理，直接形成导电阻挡层以及导电体层，进而形成导电插塞，而外围区形成的导电阻挡层以及导电体层也不易从基底上剥落。这是由于：在采用第一斜边刻蚀处理刻蚀去除了外围区的非晶碳层之后，将不会再产生外围区非晶碳层与刻蚀气体发生反应生成反应副产物的问题，因此外围区附近的反应副产物的量明显减低，从而使得外围区基底上的聚合物层中的聚合物含量明显减少，所述聚合物含量少的聚合物层较难从基底上剥落，且所述聚合物含量少的聚合物层与外围区导电阻挡层之间的粘附性较强，因此聚合物层、外围区导电体层以及导电阻挡层较难从基底上剥落，与不对非晶碳层进行第一斜边刻蚀处理相比较，本发明中的半导体结构生产良率以及芯片产出量仍能得到提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的外围区，所述器件区的第一层间介质层内形成有第一栅导电层，所述第一栅导电层顶部与第一层间介质层顶部齐平；

在所述第一栅导电层表面、器件区和外围区第一层间介质层表面形成第二层间介质层；

形成覆盖于所述第二层间介质层表面的非晶碳层；

对所述非晶碳层进行第一斜边刻蚀处理，刻蚀去除外围区的非晶碳层；

在所述第一斜边刻蚀处理后的非晶碳层表面形成具有第一开口的光刻胶层；

以所述光刻胶层为掩膜，沿所述第一开口刻蚀非晶碳层以及所述第二层间介质层，直至暴露出第一栅导电层表面，在所述器件区第二层间介质层内形成接触孔；

形成填充满所述接触孔的导电插塞。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在斜边刻蚀机内进行所述第一斜边刻蚀处理；所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用晶圆边缘曝光的方法，形成所述光刻胶层。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成所述光刻胶层的工艺步骤包括：在所述第一斜边刻蚀处理后的非晶碳层表面、以及外围区第二层间介质层表面形成初始光刻胶层；对所述外围区第二层间介质层表面的初始光刻胶层进行曝光处理，同时对待形成第一开口的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。

5.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一栅导电层的工艺步骤包括：在所述器件区第一层间介质层内形成第二开口；形成填充满所述第二开口的栅导电膜，且所述栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一层间介质层表面的栅导电膜，在所述第二开口内形成第一栅导电层，且在研磨之后，外围区第一层间介质层表面形成有导电附着层，所述导电附着层的材料与第一栅导电层材料相同。

6.根据权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述第一栅导电层之后、形成所述第二层间介质层之前，还包括步骤：对所述导电附着层进行第二斜边刻蚀处理，去除所述导电附着层。

7.根据权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述第二开口之后、形成所述栅导电膜之前，还包括步骤：采用CF₄气体对所述第二开口以及基底外围区进行第一刻蚀后处理；采用Ar对第二开口以及基底外围区进行第二刻蚀后处理。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，CF₄流量为10sccm至500sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦；所述第二刻蚀后处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

9.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述器件区包括NMOS区域以及PMOS区域；所述第二开口位于NMOS区域第一层间介质层内；且在形成所述第二开口之前，在PMOS区域第一层间介质层内形成有第二栅导电层。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第二开口的工艺步骤包括：在所述NMOS区域第一层间介质层内形成有第一伪栅；在所述第二栅导电层表面、器件区以及外围区的第一层间介质层表面形成图形化的掩膜层，其中，所述图形化的掩膜层的材料包括TiN或TaN；以所述图形化的掩膜层为掩膜，刻蚀去除所述第一伪栅，在所述NMOS区域第一层间介质层内形成第二开口；采用干法刻蚀工艺刻蚀去除所述图形化的掩膜层，其中，所述干法刻蚀工艺的刻蚀气体包括Cl₂。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，采用Ar对所述第二开口以及所述基底外围区进行第二刻蚀后处理的同时，对所述第二栅导电层进行第二刻蚀后处理。

12.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述接触孔的过程中，所述外围区基底上形成有聚合物层。

13.根据权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述导电插塞之前，还包括步骤：对所述聚合物层进行第三斜边刻蚀处理，刻蚀去除所述聚合物层。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，在所述第三斜边刻蚀处理后，所述外围区基底表面未被暴露出来。

15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述第三斜边刻蚀处理为多道刻蚀工艺，以保证第三斜边刻蚀处理后，外围区基底表面未被暴露出来；在进行所述第三斜边刻蚀处理后，所述外围区基底表面被第一层间介质层覆盖；或者，在进行所述第三斜边刻蚀处理后，所述外围区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖。

16.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成所述导电插塞的工艺步骤包括：在所述器件区第二层间介质层顶部表面、外围区基底上、以及所述接触孔底部和侧壁表面形成导电阻挡层，形成覆盖于导电阻挡层表面且填充满接触孔的导电体层，且所述导电体层顶部高于器件区第二层间介质层顶部表面；研磨去除高于器件区第二层间介质层顶部表面的导电体层以及导电阻挡层，形成填充满接触孔的导电插塞。

17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述外围区基底表面被第一层间介质层覆盖时，在所述研磨之后，所述外围区第一层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖；所述外围区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖时，在所述研磨之后，所述外围区第二层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。

18.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述导电阻挡层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。

19.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。

20.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述器件区基底与第一栅导电层之间还形成有第一栅介质层。