CN102044426B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该方法包含提供一具有一栅极沟槽的半导体基底，及以物理气相沉积工艺沉积金属层于该沟槽上，以部分填满此沟槽。此金属层包含一底部部分及一侧壁部分，其中侧壁部分较底部部分薄。此方法也包含形成一涂布层于此金属层上，回蚀刻此涂布层，以保护沟槽中部分的金属层，并移除金属层未受保护的部分。本发明也提供一半导体装置，包含一栅极，其含有一具有一顶部表面的沟槽，及一形成于此沟槽上的金属层，其中此金属层包含一侧壁部分及一底部部分，且侧壁部分较底部部分薄。本发明能够使用物理气相沉积形成栅极。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，且特别涉及一种半导体装置的栅极结构及其形成方法。
背景技术
原子层沉积(ALD)及化学气相沉积(CVD)为两种用于形成金属栅极结构的传统技术。然而，在使用前述技术形成金属层后，由于沉积金属层时会形成较厚的侧壁，而使P型场效应晶体管/N型场效应晶体管的缝隙可能会过窄。
在P型场效应晶体管工艺中，过窄的缝隙可能会影响随后填充金属至此缝隙中的流程。当半导体装置的尺寸缩小时，缝隙窄小的宽度即变成棘手的问题(例如，装置尺寸小于N28)。此外，对于N型场效应晶体管工艺来说，一旦形成金属层，需要自N型场效应晶体管移除部分的金属层。然而，缝隙可能过窄，使得用于移除金属的液体无法有效流过其中。因此，由于原子层沉积及化学气相沉积工艺会造成过窄的缝隙，基于以上原因，不适合使用原子层沉积及化学气相沉积工艺。
物理气相沉积(PVD)为另一种金属栅极的形成技术。物理气相沉积的参数可被精确的调整及控制(例如垂直及水平的沉积速率)，且可易于形成具有缝隙较大的金属层(相较于原子层沉积及化学气相沉积)。原子层沉积及化学气相沉积的另一缺点为顺应性(conformal)沉积于沟槽，且无法控制金属层的侧壁部分及底部部分的厚度。然而，使用物理气相沉积可控制这些条件。
尽管物理气相沉积具有上述的优点，其不适于形成金属层的缺点为会沿着金属层顶部表面形成悬突部分。此悬突部分会使顶部表面的缝隙变小。因此，基于以上理由，不适合以传统的物理气相沉积形成栅极。
因此，业界需要的是一种使用物理气相沉积形成栅极的改良工艺。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种半导体装置的制造方法，包括：提供一具有一栅极沟槽的半导体基底(substrate)；沉积一金属层于该基底上，以部分填满该沟槽，使该金属层包含一底部部分及一侧壁部分，其中该侧壁部分较该底部部分薄；形成一保护层于该金属层上，以使一部分的该保护层保护该沟槽中的一部分的该金属层；以及移除该金属层未受保护的部分。
本发明也提供另一种半导体装置的制造方法，包括：提供一具有一栅极沟槽的半导体基底；使用物理气相沉积工艺(PVD)沉积一金属层于该基底上，以部分填满该沟槽，其中该金属层包含一底部部分及一侧壁部分，且该侧壁部分较该底部部分薄；形成一涂布层该金属层上；回蚀刻该涂布层以使一部分的该涂布层保护该沟槽中的一部分的该金属层；以及移除该金属层未受保护的部分。
本发明还提供一种半导体装置，包括；一半导体基底；一源极及漏极区域，形成于该半导体基底；以及一栅极结构，位于该基底上的源极及漏极区域之间，该栅极结构包含：一具有一顶部表面的沟槽；及一金属层，部分填满该沟槽，其中该金属层包含一侧壁部分及一底部部分，且其中该侧壁部分较该底部部分薄。
本发明能够使用物理气相沉积形成栅极。
为让本发明的上述和其他目的、特征、和优点能还明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1～图5为本发明一实施例的以后栅极工艺制造半导体装置于各种制造阶段的剖面图。
图6为依照本发明揭示的一实施例的含后栅极工艺的栅极形成方法的流程图。
上述附图中的附图标记说明如下：
100～半导体装置
110～基底
120a、120b～沟槽
125a、125b～沟槽的顶部表面
130～金属层
140a、140b～悬突物
160a、160b～金属层的侧壁部分
170a、170b～金属层的底部部分
200～半导体装置
210～涂布层
300～半导体装置
400～半导体装置
500～半导体装置
510～第二涂布层
具体实施方式
本发明公开了形成基底上的集成电路装置，且特别公开了一种集成电路(包含场效应晶体管装置)中的栅极结构元件的制造方法。可知的是，本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例和/或附图之间有何特定的关连。此外，本发明所提供的“后栅极”金属栅极工艺的实施例，为本领域普通技术人员所知悉，可应用于其他工艺和/或使用其他材料。
参见图1-图5，其显示为后栅极工艺中的半导体装置于各种制造阶段的剖面图。在图1-图5中，近似元件为使用相同的标号表示，以示简洁及清晰。各种制造阶段的装置各自标示为100、200、300、400及500。装置100、200、300、400及500可为集成电路工艺中的半成品或其中的部分元件，可包含静态随机存取存储器(SRAM)和/或其他逻辑电路、无源元件及有源元件。无源元件例如为电阻、电容及电感。有源元件例如为P型场效应晶体管、N型场效应晶体管、金属氧化物半导体互补式场效应晶体管(CMOS)、双载流子晶体管、高电压晶体管、高频晶体管、其他存储单元及前述的组合。
现在请参见图1，其显示为半导体装置100的剖面图。半导体装置100包含基底110。栅极沟槽120a、120b形成于此基底110上。沟槽120a、120b各自具有顶部表面125a、125b。栅极沟槽120a、120b可形成于“后栅极(gatelast)”或“栅极替换(gate replacement)”工艺。在后栅极工艺中，先形成虚置多晶硅栅极，并继续形成晶体管元件，直至沉积层间介电层(ILD)。接着，移除虚置多晶硅栅极结构而形成栅极沟槽120a、120b。
在一实施例中，基底110包含结晶结构的硅基底(例如晶片)。基底110可包含依照公知设计所需的各种掺杂结构(例如P型基底或N型基底)。其他实施例中，基底110可包含其他元素半导体，例如锗及钻石。或者，基底110可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。再者，基底110可选择性包含外延层(epi layer)，可为应变以增进效能(strained forperformance enhancement)和/或包含绝缘层上覆硅(SOI)结构。
金属层130形成于沟槽120a、120b上。金属层130为使用物理气相沉积(PVD)工艺沉积至基底110上，以部分填满沟槽120a、120b。金属层130可包含一个或多个材料层，例如衬层(liners)、提供栅极合适功函数的材料层、栅极电极材料和/或其他合适材料。例如，在一实施例中，金属层130包含氮化钛。或者，金属层130可包含其他金属，例如钛、氮化钽、氮化钨、钌及铝。
可观察到的是，沉积金属层130所需的一个或多个膜层，可提供沟槽120a、120b不完全的填充。例如，经由物理气相沉积(PVD)沉积金属层130可能会各自沿着沟槽120a、120b的顶部表面125a、125b产生悬突物(overhang)140a、140b。悬突物140a、140b可能会使填充具有高深宽比的沟槽时有困难。
金属层130各自包含侧壁部分160a、160b及底部部分170a、170b。使用自订条件的(customized)物理气相沉积，使所形成的侧壁部分160a、160b较底部部分170a、170b薄。例如，在一实施例中，用于半导体装置100的物理气相沉积工艺为在压力小于约100mT下进行。基底偏压(substrate bias)有或没有都可。通常可使用前段工艺的功率(front-end process power)，以使半导体装置100中的介电材料不会受到损伤。在其他实施例中，也可使用其他合适的物理气相沉积参数。在一实施例中，侧壁部分160a、160b至少较底部部分170a、170b薄33％。
参见图2，其显示为半导体装置200的剖面图。半导体装置200包含与半导体装置100相同的元件，且还包含形成于金属层130上的涂布层210。涂布层210可经由旋转涂布工艺形成于金属层130上。涂布层210的形成包含对涂布层210作软烘烤。涂布层210包含深紫外光吸光氧化物(DUVlight-absorbing oxide)。然而，在其他实施例中，涂布层210可包含一个或多个材料层，包含旋涂介电质(spin-on dielectric；SOD)。
在一实施例中，形成涂布层210前，半导体装置200可用约110℃至200℃的温度作小于约2分钟的预烘烤(pre-baked)，然而，也可为其他的温度或时间。在预烘烤后，半导体装置200可用约170℃至300℃的温度作小于约2分钟的烘烤，或也可为其他的烘烤时间。
参见图3，其显示为半导体装置300的剖面图。半导体装置300包含与半导体装置200相同的元件，且还包含对涂布层210进行回蚀刻，以使部分的涂布层210得以保护沟槽120a、120b中的部分的金属层130。可使用公知的回蚀刻工艺对涂布层210进行回蚀刻。在一实施例中，可使用以氟为主的溶液来对涂布层210进行湿式蚀刻。湿式蚀刻工艺可在20℃至80℃之间的任何温度下进行。在另一实施例中，可使用以氟为主的等离子体对涂布层210进行干式蚀刻。在另一实施例中，蚀刻移除溶液(removal etch solution)可为以氢氧化四甲基铵(TMAH)为主的溶液、以氢氟酸(HF)为主的溶液和/或其他合适材料。也就是说，可使用以氢氧化四甲基铵(TMAH)为主的溶液、以氟为主的溶液、以氟为主的等离子体及或其他合适材料来移除涂布层210。在对涂布层210进行回蚀刻之后，涂布层210残余部分的顶部表面低于沟槽120a、120b的顶部表面125a、125b。
涂布层210可被蚀刻至任何高度。在一实施例中，回蚀刻涂布层210至其高度低于沟槽120a、120b的顶部表面125a、125b，依照随后的工艺决定。当回蚀刻涂布层210至某一点，其相对于沟槽120a、120b的顶部表面125a、125b过高时，在随后进行如前述的金属层130回蚀刻工艺后，将仍会残留有悬突物部分140a、140b。然而，回蚀刻涂布层210至某一点，其相对于沟槽120a、120b的顶部表面125a、125b过低时，随后的蚀刻工艺可能会伤害基底110。
参见图4，其显示为半导体装置400的剖面图。半导体装置400包含与半导体装置300相同的元件，且已移除金属层130未受保护的部分而残留金属层130受涂布层210保护的剩余部分。在半导体装置400中，在移除金属层130未受保护的部分后，金属层130的顶部表面已完全移除，且金属层130的侧壁部分160a、160b的第一部分已移除，以使侧壁部分160a、160b的第二部分低于沟槽120a、120b的顶部表面125a、125b。由于移除了金属层130未受保护的部分，也移除了悬突物140a、140b，因此可于随后工艺中打开(opening)沟槽120a、120b。在半导体装置400中，可使用以标准清洁溶液1(SC1)为主、以硫酸为主、以硝酸为主、以磷酸为主的溶液来移除金属层130未受保护的部分。湿式蚀刻工艺可在温度介于25℃至80℃之间的任何温度下进行。
在另一实施例中，金属层130的表面部分未完全移除。例如，在一实施例中，未对金属层130作回蚀刻。在如此的一实施例中，回蚀刻未到达金属层130的顶部表面，因此会残留悬突物140a、140b。在另一实施例中，仍残留有金属层130的顶部表面，但已移除一部分的悬突物140a、140b。
参见图5，其显示为半导体装置500的剖面图。半导体装置500包含与半导体装置400相同的元件。且还形成第二涂布层510于金属层130上而重新填满沟槽120a、120b外。在某些实施例中，部分的涂布层210可在重新填充涂布层510之前残留于沟槽120a、120b中。在其他实施例中，部分的涂布层210可在重新填充涂布层510之前被移除。第二涂布层510包含深紫外光吸光氧化物(DUO)。然而，在其他实施例中，第二涂布层可包含一个或多个材料层，包含旋涂介电质(spin-on dielectric；SOD)、以氢氧化四甲基铵(TMAH)为主的溶液、以氢氟酸(HF)为主的溶液和/或其他合适材料。
半导体装置具有金属层130，此金属层130的侧壁部分160a、160b(a)低于沟槽120a、120b的顶部表面，且(b)薄于底部部分170a、160b。接着，可对半导体装置500进行金属图案化工艺，例如光学微影工艺。例如，在一实施例中，沟槽120a设计用于作为p型场效应晶体管(pFET)及沟槽120b设计用于作为n型场效应晶体管(nFET)。金属层130可包含具有p型功函数的金属层(p型金属层)。因此，以图案化工艺对涂布层510作图案化，以保护沟槽120a中的p型金属层，但不保护沟槽120b中的p型金属层。在沟槽120b(nFET)中的p型金属层可由干蚀刻或湿蚀刻工艺移除。值得注意的是，悬突物去除后，蚀刻剂轻易可填至沟槽120b中并移除沟槽120b中的p型金属层。接着，形成具有n型功函数的金属层(n型金属层)于沟槽120b(nFET)中。利用化学机械研磨可将超出沟槽120a、120b外的各种材料层移除。
此外，在移除沟槽120a中的涂布层510后，可沉积导电层填满沟槽120a、120b的剩余部分。由于没有悬突物存在，导电材料层可完全填满沟槽120a、120b。例如，可沉积钛层或以钛为主的合金金属，以作为填充铝时的湿润层(wetting layer)。钛层可由物理气相沉积或其他合适工艺形成。铝层可形成于湿润层上。或者，导电层可选择性的包含钨、铜或其他合适材料。化学机械研磨可移除超过沟槽120a、120b外的导电层。化学机械研磨可具有高选择性，以提供栅极结构具有实质上的平坦表面。因此，n型场效应晶体管的金属栅极可具有适当的n型功函数，且p型场效应晶体管的金属栅极可具有适当的p型功函数。因此，不需额外的复杂工艺，n型场效应晶体管及p型场效应晶体管可各自达到其所需的临界电压。可知的是，半导体装置500可进行额外的工艺以形成各种元件，例如接触点/通孔、内连线金属层、金属层间介电质、保护层等等。
参见图6，其显示为依照本发明一实施例的半导体装置的制造方法600的流程图。方法600包含步骤601，其为在半导体基底中形成一栅极沟槽。于步骤602中，为使用物理气相沉积形成金属层于半导体基底上。接着，进行步骤604，其为形成第一涂布层于金属层上。再来，在步骤606时，对第一涂布层作回蚀刻，以使第一涂布层的剩余部分保护沟槽中部分的金属层。步骤608为移除金属层未受保护的部分。在一实施例中，在移除金属层未受保护的部分时，一并移除了一部分的悬突物。例如，移除所有的悬突物。在另一实施例中，移除金属层未受保护的部分时，未对悬突物造成任何影响。在步骤609中，在第一涂布层及金属层上形成第二涂布层。继续至步骤612，以一个或多个工艺在半导体装置上形成p型场效应晶体管及n型场效应晶体管的金属栅极，且在过程中可图案化第一及第二涂布层。最后，进行步骤614，形成p型场效应晶体管结构及n型场效应晶体管结构于半导体装置上。
之前已描述形成金属栅极的方法及系统的实施例。本发明也揭示以“旋涂式玻璃(SOG)”方法形成金属栅极。然而，在此所述的方法及系统的部分也可适用于形成金属栅极的传统方法。
因此，虽然本发明已以数个较佳实施例揭示如上，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰。例如虽然本发明所述的方法是举例为“后栅极”工艺，但也可使用“混成工艺”，混成工艺为于“前栅极”形成一种型态的金属栅极，于“后栅极”工艺形成另一型态的金属栅极。此外，虽然在此所述的涂布材料为用以保护沟槽底部的金属，既然回蚀刻工艺不需要曝光工艺，此涂布材料也可为其他聚合物材料。因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (8)

1.一种半导体装置的制造方法，包括：
提供一具有一栅极沟槽的半导体基底；
沉积一金属层于该基底上，以部分填满该沟槽，使该金属层包含一底部部分及一侧壁部分，其中该侧壁部分较该底部部分薄，其中，沉积该金属层包含进行一物理气相沉积；
形成一保护层于该金属层上，以使一部分的该保护层保护该沟槽中的一部分的该金属层；以及
移除该金属层未受保护的部分。
2.如权利要求1所述的半导体装置的制造方法，其中该金属层未受保护的部分包含一在金属层沉积后形成于该栅极沟槽的开口的一悬突物。
3.如权利要求1所述的半导体装置的制造方法，其中该侧壁部分至少较该底部部分薄33％。
4.如权利要求1所述的半导体装置的制造方法，其中该物理气相沉积在压力小于100mT下进行。
5.一种半导体装置的制造方法，包括：
提供一具有一栅极沟槽的半导体基底；
使用物理气相沉积工艺沉积一金属层于该基底上，以部分填满该沟槽，其中该金属层包含一底部部分及一侧壁部分，且该侧壁部分较该底部部分薄；
形成一涂布层该金属层上；
回蚀刻该涂布层以使一部分的该涂布层保护该沟槽中的一部分的该金属层；以及
移除该金属层未受保护的部分。
6.如权利要求5所述的半导体装置的制造方法，还包含在由沟槽中移除该部分的涂布层后，填满该沟槽的剩余部分。
7.如权利要求5所述的半导体装置的制造方法，其中移除该金属层未受保护的部分包含移除形成于该金属层沉积上的悬突物。
8.如权利要求5所述的半导体装置的制造方法，其中该涂布层包含旋涂玻璃材料及深紫外光吸光氧化物。
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