TW201423908A - 形成具有金屬連線的半導體結構的方法 - Google Patents

Abstract

本發明提供了一種形成具有金屬連線的半導體結構的方法。首先提供一基底，然後在基底上形成一電晶體以及一第一內層介電層。之後形成一第一接觸插栓於該第一內層介電層中，第一接觸插栓電性連接源極/汲極區。後續形成一第二內層介電層以及一第三內層介電層於第一內層介電層上。形成一第一開口對應於閘極上，以及一第二開口於第一接觸插栓上，其中第一開口的深度大於第二開口的深度。加深第一開口以及第二開口的深度。最後於第一開口以及第二開口中填入一金屬層，以分別形成一第一金屬連線以及第二金屬連線。

Description

形成具有金屬連線的半導體結構的方法

本發明是關於一種形成具有金屬連線的半導體結構的方法，特別來說，是關於形成一種半導體結構的方法，其中第一接觸插栓的頂面高於閘極的頂面。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor,MOS)電晶體中，作為標準的閘極材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗以新的閘極材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(high-k)閘極介電層的控制電極。

此外，習知形成具有金屬閘極的電晶體製程後，還會在其上形成對外線路以分別電性連接電晶體的金屬閘極以及源極/汲極區，作為和對外電子訊號的輸入/輸出端。然而在習知製程中，連接源極/汲極區的對外線路通常會包含多個上下相連的接觸插栓，這使得對外電路存在著電阻過高的問題。並且，隨著元件尺寸的日益縮小， 連接源極/汲極區的接觸插栓容易和金屬閘極接觸產生短路的情況，造成元件品質下降，而成為一個需要解決的問題。

本發明於是提供一種形成具有金屬連線的半導體結構的方法，以提升整體半導體結構的電性表現。

根據本發明的一種實施方式，本發明提供了一種形成具有金屬連線的半導體結構的方法。首先提供一基底，然後形成一電晶體於基底上以及一第一內層介電層於電晶體上，其中電晶體包含一閘極以及一源極/汲極區。形成一第一接觸插栓於該第一內層介電層中，第一接觸插栓電性連接該源極/汲極區，且第一接觸插栓的頂面高於該閘極的一頂面。後續形成一第二內層介電層於第一內層介電層上，以及一第三內層介電層於第二內層介電層上。之後形成一第一開口對應於閘極上，以及一第二開口於第一接觸插拴上，其中第一開口的深度大於該二開口的深度。加深第一開口以及第二開口的深度，使得第一開口暴露閘極以及第二開口暴露第一接觸插栓。最後於第一開口以及第二開口中填入一金屬層，以分別形成一第一金屬連線以及一第二金屬連線。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳 細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第10圖，所繪示為本發明一種形成具有接觸插栓的半導體結構的步驟示意圖，其中第2圖是第1圖中沿著AA’切線的剖面示意圖，第9圖為第10圖中沿著AA’切線的剖面示意圖。如第1圖與第2圖所示，首先提供一基底300，並在基底300中形成複數個淺溝渠隔離(shallow trench isolation,STI)302。基底300可以例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底，但不以上述為限。接著於基底300上形成一電晶體400。電晶體400具有一閘極402以及一源極/汲極區408。於本發明較佳實施例中，電晶體400是透過一後閘極(gate last)半導體製程而形成具有金屬閘極402的電晶體400。舉例來說，後閘極製程是先在基底300形成一虛擬閘極(圖未示)，再依序形成一側壁子406、一源極/汲極區408、一接觸洞蝕刻停止層(contact etch stop layer,CESL)304以及一介電層306，接著移除虛擬閘極以形成一溝渠(圖未示)，最後在溝渠中填入一閘極介電層404以及一閘極402，然後進行一平坦化製程使得閘極402的一頂面403與介電層306齊平。於一個實施例中，如第2圖所示，閘極介電層404具有一「U型」剖面，其材質可以包含二氧化矽，亦可包含高介電常數(high-K)材料；閘極402可以包含一層或多層的金屬材質，例如包含一功函數金屬層(work function metal layer)、一阻障層(barrier layer)以及一低電阻金屬層。

值得注意的是，電晶體400中的各元件可以依照不同設計而具有不同的實施態樣，舉例來說，如第2圖所示，源極/汲極區408可以包含以選擇性磊晶成長(selective epitaxial growth,SEG)形成的矽化鍺(SiGe)或碳化矽(SiC)，以分別適用於P型金氧半導體電晶體(PMOS)或N型金氧半導體電晶體(NMOS)。於本發明較佳實施例中，源極/汲極區408包含的磊晶層會向上突出於基底300，且向下延伸至基底300中。於一實施例中，磊晶層具有六面體(hexagon，又叫sigma Σ)或八面體(octagon)截面形狀，並具有一大體上平坦的底面。於另一實施例中，此磊晶層會進一步延伸至側壁子406下方，藉以增加閘極402下方通道(channel)所需之應力。而於另一實施例中，如第3圖所示，源極/汲極區408a亦可以離子植入等方式來形成，且源極/汲極區408a之形狀亦可依閘極402下方通道所需之應力而進行調整。於另一實施例中，接觸洞蝕刻停止層304也可具有一應力。而於本發明另一實施例中，如第3圖所示，有別於第2圖的實施例中閘極介電層404是以「後高介電常數層(high-k last)」製程形成(即閘極介電層404是在移除虛擬閘極之後形成)，第3圖的實施例中閘極介電層404a是以「先高介電層數層(high-k first)」製程形成(即閘極介電層是在虛擬閘極之前形成)，因此閘極介電層404a具有「-型」剖面，另一方面，第3圖的實施例中，源極/汲極區408a上亦可具有一金屬矽化物層(silicide)層409a。上述的實施方式僅為示例，本發明電晶體400可以具有各種不同實施態樣，在此不一一贅述。以下實施例將以第2圖中電晶體400的實施態樣進行描述。

如第4圖所示，在基底300上全面形成一第一內層介電層308。然後在介電層306以及第一內層介電層308中形成一第一接觸插栓314，以電性接觸源極/汲極區408。形成第一接觸插栓314的方法，例如在第一內層介電層308以及介電層306中形成一開口(圖未示)，然後在開口中填入一第一阻障層311以及一第一金屬層312，其中第一阻障層311共形地(conformally)填入在開口中，而第一金屬層312完全填滿開口。最後，進行一平坦化製程，例如是化學機械研磨(chemical mechanical polish,CMP)製程、蝕刻製程或是兩者的結合，以移除開口以外的第一阻障層311以及第一金屬層312，並進一步移除第一內層介電層308至一預定厚度T。如第4圖所示，在進行了平坦化製程後，閘極402的頂面403並沒有被暴露出來，且還覆蓋有第一內層介電層308具有預定厚度T。於本發明之一實施例中，預定厚度T會大於100埃，較佳會介於100埃至500埃之間，最佳介於100埃至200埃之間。

此外，於一實施例中，在開口中填入第一阻障層311與第一金屬層312之前，可進行一自對準金屬矽化物(salicide)製程，以在開口所暴露的源極/汲極區408上形成一金屬矽化物層409，例如是一矽化鎳(NiSi)層。而於本發明之另一實施例中，若是依照第3圖的實施態樣，即金屬矽化物層409a已經形成在源極/汲極區408a上，則此形成金屬矽化物的步驟可以省略。

於一個實施例中，第一內層介電層308可以是各種介電材質， 例如是二氧化矽(SiO₂)、摻雜氧化矽四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)或是電漿增強式四乙氧基矽烷(Plasma Enhanced Tetraethyl orthosilicate,PETEOS)等，但並不以此為限。第一阻障層311例如是鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)或是可包含多層不同金屬材料，例如鈦/氧化鈦等，但並不以此為限。第一金屬層312包含各種低電阻金屬材料，例如是鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)等材料，較佳是鎢或銅，最佳是鎢，以和金屬矽化物層409或下方的源極/汲極區408形成適當的歐姆接觸(Ohmic contact)。於本發明之一實施例中，第一接觸插栓314可以具有適當的應力，例如使第一金屬層312可以形成具有壓縮或者伸張應力，此應力施加在源極/汲極區408上時可以增加電晶體400的電性表現。於一實施例中，若電晶體400為NMOS，則第一金屬層312可以具有伸張應力。

如第5圖所示，在基底300上全面形成一第二內層介電層316以及一第三內層介電層318，其中第二內層介電層316和第一內層介電層308之間具有一蝕刻選擇比，第三內層介電層318和第二內層介電層316之間具有一蝕刻選擇比。也就是說，使用同一蝕刻氣體或同一蝕刻氣體時，第一內層介電層308和第二內層介電層316具有不同的蝕刻速率，第二內層介電層316和第三內層介電層318具有不同的蝕刻速率。於一實施例中，第二內層介電層316的材質例如是(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)或是碳化矽(silicon carbide,SiC)，而第三內層介電層318可以包含一層或 一層以上的介電層結構，其材質可以和第一內層介電層308相同也可以不同，例如是二氧化矽(SiO₂)或是摻雜氧化矽四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)等，但並不以此為限。形成第一內層介電層308、第二內層介電層316與第三內層介電層318的方法可以透過一化學氣相沈積(chemical vapor deposition,CVD)、旋轉塗佈(spin-coating)或是任何可供形成介電材料之製程來形成。

如第6圖所示，在第三內層介電層318以及第二內層介電層316中形成一第一開口320，其對應於閘極402上。形成第一開口320的方式例如在第三內層介電層318上形成一第一遮罩層(圖未示)以及一第一光阻層(圖未示)，並利用至少一微影步驟以及至少一蝕刻步驟分別圖案化第一光阻層以及第一遮罩層，然後移除第一光阻層，並利用圖案化後的第一遮罩層為遮罩來蝕刻第三內層介電層318以及第二內層介電層316，以形成第一開口320。由於第二內層介電層316較佳與第一內層介電層308具有蝕刻選擇比，因此第一開口320的底部會停在第一內層介電層308中，但第一開口320並不會暴露出下方的閘極402。於本發明的一實施例中，第一光阻層以及第一遮罩層可以視製程技術而有不同的選擇，舉例來說，第一光阻層例如是適合193奈米(nm)波長的光阻材質，且第一光阻層下方可以選擇性的包含一底抗反射層(bottom anti-reflection coating,BARC)；第一遮罩層可以是各種適合作為硬遮罩的材質，其可以包含一層或多層的遮罩材料，這些材料例如是氮化矽(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)、碳化矽(silicon carbide,SiC) 或是含碳的有機材料，例如是應用材料公司提供之進階圖案化薄膜(advanced pattern film,APF)。於一較佳實施例中，遮罩層例如由台灣信越化學公司(Shin-Etsu Chemical Co.Ltd.)提供的含矽的抗反射層(silicon-containing hard-mask bottom anti-reflection coating,SHB)與有機介電層(organic dielectric layer,ODL)，其中含矽的抗反射層(SHB層)直接位於光阻層下，可作為一底抗反射層以及遮罩層，而有機介電層(ODL層)則是作為一最終的遮罩層。

如第7圖所示，進行另一微影與蝕刻步驟，以在第三內層介電層318中形成一第二開口322，其對應於第一接觸插栓314上方。第二開口322較佳會穿過第三內層介電層318並暴露出第二內層介電層316，但並不會暴露出下方的第一接觸插栓314。於本發明之一實施例中，形成第二開口322的方式包含形成一第二遮罩層(圖未示)以及一第二光阻層(圖未示)，其中第二光阻層以及第二遮罩層的實施方式類似於第一光阻層以及第一遮罩層，在此不再贅述。

如第8圖所示，進行另一蝕刻製程，以同時加深第一開口320以及第二開口322的深度，直至第一開口320暴露閘極402且第二開口322暴露第一接觸插栓314。後續，還可選擇性的進行一表面處理製程，例如以氬氣(Ar)、氫氣(H₂)或氮氣(N₂)對第一開口320以及第二開口322的表面進行處理。

如第9圖與第10圖所示，在基底300上形成一第二阻障層324 以及一第二金屬層326，其中第二阻障層324會共形地沿著第一開口320以及第二開口322的表面形成，而第二金屬層326則會完全填滿第一開口320以及第二開口322。於本發明之一實施例中，第二阻障層324可以是單層或多層的材料，例如是鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)、鈦/氧化鈦或是上述的組合；而第二金屬層326則包含各種低電阻金屬材料，例如是鋁、鈦、鉭、鎢、鈮、鉬、銅等材料，以降低和下方的閘極402與第一接觸插栓314之間的電阻值。然後，進行一平坦化製程以移除第二開口320以及第三開口322以外的第二阻障層324以及第二金屬層326。如第9圖所示，位於第一開口320中的第二阻障層324與第二金屬層326形成了第一金屬連線328，而位於第二開口322中的第二阻障層324與第二金屬層326也同時形成了第二金屬連線330。

於本發明另外的實施例中，第一開口320以及第二開口322中也可以填入不同的阻障層以及金屬層。舉例來說，可以先將第二開口322填入一犧牲層後，將第一開口320填入一第二阻障層以及第二金屬層，後續將第二開口322中的犧牲層移除，然後在選擇性以另外一犧牲層覆蓋在第一開口320上，然後將第二開口322填入一第三阻障層以及一第三金屬層。最後再進行一平坦化製程。在這樣的情況下，第一接觸插栓314、第一金屬連線328以及第二金屬連線330可以各自具有不同的金屬層。於一實施例中，第一接觸插栓314以及第一金屬連線328中的金屬層可以包含鎢，而第二金屬連線330中的金屬層可以包含銅。於另外一實施例中，第一接觸插栓 314的金屬層包含鎢，第一金屬連線328以及第二金屬連線330的金屬層包含銅。

最後，可進行一金屬內連線製程，在第三內層介電層318上形成一金屬內連線系統(metal interconnection system)(圖未示)，其包含複數層金屬層間介電層(inter-metal dielectric layer,IMD layer)以及複數層金屬層(即所謂的metal 1,metal 2...等)。金屬內連線系統會透過第二金屬連線330以電性連接電晶體400的閘極402，以及透過第一金屬連線328以及第一接觸插栓314以電性連接電晶體400的源極/汲極區408，以提供電晶體400對外訊號的輸入/輸出。

本發明其中一個特點在於，在進行如第4圖的平坦化製程以形成第一接觸插栓314時，閘極402的頂面403並不會暴露出來，而是還會具有一厚度T的第一內層介電層308。和習知的技術相比，習知技術在進行製備第一接觸插栓314的平坦化製程時，通常會研磨至閘極的頂面，而使第一接觸插栓314的頂面切齊於閘極402的頂面403，因此研磨時會容易損傷閘極402，且研磨製程中必須同時研磨閘極、閘極介電層、第一接觸插栓等的元件，對於研磨液的選擇是一大考驗。本發明藉由上述的步驟，不僅可以避免上述習知技術的缺點，另一方面，在形成第二金屬連線330來接觸第一接觸插栓314時，如第9圖所示，第二金屬連線330的底部距離閘極402的頂面403還有一高度T(即第一內層介電層308的預定厚度T)，這使得在形成第二金屬連線330不容易和閘極402產生短路，故可增 加了製程寬裕度(process window)。

本發明另外一個特徵在於，採用不同的微影與蝕刻步驟來分別形成第一開口320以及第二開口322，且由於第一插栓314的頂面與閘極402的頂面403具有一高度T，因此如第7圖所示，在形成第一開口320與第二開口322時，第一開口320的底部會停在第一內層介電層308中，第二開口322的底部會停在第二內層介電層316中，使得第一開口320與第二開口322均不會直接曝露相對應之閘極402的頂面403以及第一接觸插栓314的頂面，而且較佳第一開口320的深度會大於第二開口322的深度，故後續進行如第8圖的蝕刻製程時，才能再蝕刻而順利地同時暴露出第一接觸插栓314以及閘極402，如此避免影響其他元件，也可以確保第一接觸插栓314以及閘極402的品質。

值得注意的是，第一開口320與第二開口322的形成順序可以任意調整，例如也可以先形成第二開口322，然後再形成第一開口320，但較佳均不會直接曝露相對應之閘極402的頂面403以及第一接觸插栓314的頂面，而後再同時蝕刻以分別暴露出閘極402以及第一接觸插栓314。此外，在前述實施例中，在暴露閘極402以及第一接觸插栓314之前，第一開口320的底部位於第一介電層308，第二開口322的底部位於第二介電層316中。

此外，本領域之人都應當了解，本發明所稱的第一金屬連線328 以及第二金屬連線330可以是各種態樣的金屬內連線元件，例如是字線、位元線或插栓等。如第10圖所示，第一金屬連線328例如是插栓結構，而第二金屬連線330例如填滿溝渠的金屬結構，但並不以此為限。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧基底

302‧‧‧淺溝渠隔離

304‧‧‧接觸洞蝕刻停止層

306‧‧‧介電層

308‧‧‧第一內層介電層

311‧‧‧第一阻障層

312‧‧‧第一金屬層

314‧‧‧第一接觸插栓

316‧‧‧第二內層介電層

318‧‧‧第三內層介電層

326‧‧‧第二金屬層

328‧‧‧第一金屬連線

330‧‧‧第二金屬連線

400‧‧‧電晶體

402‧‧‧閘極

403‧‧‧頂面

404‧‧‧閘極介電層

406‧‧‧側壁子

408‧‧‧源極/汲極區

408a‧‧‧源極/汲極區

320‧‧‧第一開口

322‧‧‧第二開口

324‧‧‧第二阻障層

409‧‧‧金屬矽化物層

409a‧‧‧金屬矽化物層

第1圖至第10圖所示為本發明之一實施例中一種形成具有接觸插栓的半導體結構的步驟示意圖。

300‧‧‧基底

302‧‧‧淺溝渠隔離

304‧‧‧接觸洞蝕刻停止層

306‧‧‧介電層

308‧‧‧第一內層介電層

314‧‧‧第一接觸插栓

316‧‧‧第二內層介電層

318‧‧‧第三內層介電層

320‧‧‧第一開口

322‧‧‧第二開口

402‧‧‧閘極

403‧‧‧頂面

404‧‧‧閘極介電層

406‧‧‧側壁子

408‧‧‧源極/汲極區

409‧‧‧金屬矽化物層

Claims (15)

1. 一種形成具有金屬連線的半導體結構的方法，包含：提供一基底；形成一電晶體於該基底上以及一第一內層介電層於該電晶體上，其中該電晶體包含一閘極以及一源極/汲極區；形成一第一接觸插栓於該第一內層介電層中，該第一接觸插栓電性連接該源極/汲極區，且該第一接觸插栓的頂面高於該閘極的一頂面；形成一第二內層介電層於該第一內層介電層上，以及一第三內層介電層於該第二內層介電層上；於該第三內層介電層中形成一第一開口對應於該閘極上，以及一第二開口於該第一接觸插拴上，其中該第一開口的深度大於該二開口的深度；加深該第一開口以及該第二開口的深度，使得該第一開口暴露該閘極以及該第二開口暴露該第一接觸插栓；以及於該第一開口以及該第二開口中填入一金屬層，以分別形成一第一金屬連線以及一第二金屬連線。
2. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，包含一第一微影與蝕刻製程以形成該第一開口，以及一第二微影與蝕刻製程以形成該第二開口。
3. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構 的方法，其中在加深步驟以前，該第一開口的底部位於該第一內層介電層中，該第二開口的底部位於該第二內層介電層中。
4. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中在加深步驟以前，該第一開口的底部位於該第二內層介電層中，該第二開口的底部位於該第三內層介電層中。
5. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中該第一內層介電層與該第二內層介電層具有蝕刻選擇比。
6. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中該第二內層介電層與該第三內層介電層具有蝕刻選擇比。
7. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中先形成該第一開口，再形成該第二開口。
8. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中先形成該第二開口，再形成該第一開口。
9. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中形成該第一開口以及該第二開口的步驟包含使用一遮 罩層以及一光阻層。
10. 如申請專利範圍第9項所述之形成具有金屬連線的半導體結構的方法，其中該光阻層以及該遮罩層包含一三層膜結構。
11. 如申請專利範圍第10項所述之形成具有金屬連線的半導體結構的方法，其中該三層膜結構包含光阻層/含矽的抗反射層(SHB)/有機介電層(ODL)。
12. 如申請專利範圍第9項所述之形成具有金屬連線的半導體結構的方法，其中該遮罩層包含含矽有機層。
13. 如申請專利範圍第9項所述之形成具有金屬連線的半導體結構的方法，其中該遮罩層包含氮化矽、氮氧化矽或碳化矽。
14. 如申請專利範圍第1項所述之形成具有金屬連線的半導體結構的方法，其中形成該第一接觸插栓的步驟包含一平坦化製程，且進行該平坦化步驟後，該閘極之該頂面上還具有一預定厚度的該第一內層介電層。
15. 如申請專利範圍第14項所述之形成具有金屬連線的半導體結構的方法，其中該預定厚度大於100埃。