WO2011124088A1 - 一种栅堆叠结构、半导体器件及二者的制造方法 - Google Patents

一种栅堆叠结构、半导体器件及二者的制造方法 Download PDF

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WO2011124088A1
WO2011124088A1 PCT/CN2011/000581 CN2011000581W WO2011124088A1 WO 2011124088 A1 WO2011124088 A1 WO 2011124088A1 CN 2011000581 W CN2011000581 W CN 2011000581W WO 2011124088 A1 WO2011124088 A1 WO 2011124088A1
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dielectric layer
stack structure
thickness
isolation
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PCT/CN2011/000581
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尹海洲
骆志炯
朱慧珑
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中国科学院微电子研究所
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Gate stack structure semiconductor device and manufacturing method thereof
  • the present invention relates to the field of semiconductor technology, and in particular to a gate stack structure, a semiconductor device, and a method of fabricating the same.
  • CA contact holes
  • the gate stack structure includes a gate dielectric layer 20 formed on the substrate 10, a gate electrode 40 formed on the gate dielectric layer 20, and surrounding the gate dielectric layer 20 and the gate. Side wall 30 of pole 40.
  • the gate 40 is mostly made of a metal gate.
  • the gate 40 is located on the active region 12 and the connection region 14 of the substrate 10, and the gate 40 on the active region 12 is used to adjust device performance.
  • the gate electrode 40 on the connection region 14, the contact hole 16 formed thereon, and the contact hole 18 formed on the active region 12 are each used to form a metal interconnection.
  • a first contact hole 60 that is equal in height to the gate stack structure is formed, and then a second contact hole 62 is formed on the first contact hole 60.
  • the second contact hole 62 and the first contact hole 60 together form a contact hole in the same interlayer dielectric layer 50 to form a first layer of metal interconnection.
  • the formation process of the contact hole is divided into two parts (referred to as two contact hole forming processes in this document), which is advantageous for reducing the aspect ratio of the contact hole during the etching process, and reducing defects such as incomplete etching and filling of holes.
  • the present invention provides a gate stack structure and a manufacturing method reduces the possibility of a short circuit between the gate electrode and the second contact hole;:
  • the present invention provides a semiconductor device and a manufacturing method, The possibility of a short circuit between the second contact hole and the gate in the semiconductor device can be reduced.
  • a gate stack structure provided by the present invention includes
  • a gate dielectric layer formed on the active region and the connection region in the substrate
  • An isolation dielectric layer is formed on the gate and embedded therein, the sidewall spacer covers opposite sides of the isolation dielectric layer, and a thickness of the isolation dielectric layer on the active region is greater than that in the connection region The thickness of the isolation dielectric layer above.
  • the isolation dielectric layer is located only on the active region.
  • the barrier dielectric layer material is different from the barrier layer material when a barrier layer is introduced into the device comprising the gate stack structure.
  • the isolation dielectric layer is one or a combination of silicon nitride, silicon carbonitride, doped or undoped vitreous silica or a low dielectric constant dielectric material.
  • a method for fabricating a gate stack structure provided by the present invention includes
  • a gate dielectric layer Forming a gate dielectric layer, a gate formed on the gate dielectric layer, and a sidewall surrounding the gate dielectric layer and the gate on a substrate including an active region and a connection region;
  • Removing a portion of the thickness of the gate, the removed thickness on the active region is greater than a thickness on the connection region to expose opposing inner walls of the sidewall;
  • An isolation dielectric layer is formed on the gate, the isolation dielectric layer covering the exposed inner wall.
  • the step of removing a portion of the thickness of the gate is: removing only a portion of the thickness of the gate on the active region.
  • the barrier dielectric layer material is different from the barrier layer material when the barrier layer is introduced after forming the gate stack structure.
  • the isolation dielectric layer is one or a combination of silicon nitride, silicon carbonitride, doped or undoped vitreous silica or a low dielectric constant dielectric material.
  • the present invention provides a semiconductor device comprising the above-described gate stack structure.
  • a method of fabricating a semiconductor device provided by the present invention includes
  • the gate stack structure is formed by the above method.
  • the technical solution provided by the present invention has the following advantages: by embedding an isolation dielectric layer on the gate, and covering the opposite side of the isolation dielectric layer on the gate, located in the active region
  • the thickness of the isolation dielectric layer above is greater than the thickness of the isolation dielectric layer on the connection region, and the vertical distance between the gate and the second contact hole in the active region may be increased, and the gate is Forming an isolation strip between the second contact holes to reduce the possibility of a short circuit between the gate and the second contact hole; for the gate located on the connection region, Adjusting the thickness of the isolation dielectric layer such that the thickness of the isolation dielectric layer formed thereon is as small as possible to be compatible with the two contact hole formation processes when etching the second contact hole;
  • the isolation dielectric layer only on the active region, the presence of the short-circuit between the gate and the second contact hole can be reduced.
  • the isolation dielectric layer is no longer formed on the gate, and is better compatible with the two contact hole formation processes when etching the second contact hole;
  • isolation dielectric layer material different from the barrier layer material, when the barrier layer is etched to form a second contact hole, damage to the isolation dielectric layer is minimized, which is beneficial to ensure the gate and the gate.
  • the isolation effect between the second contact holes is described.
  • FIG. 1 is a schematic structural view of a gate stack structure in the prior art
  • Figure 2 is a plan view showing the structure of the device in the prior art
  • FIG. 3 is a schematic structural view of a first layer of metal interconnects in the prior art
  • FIG. 4 is a schematic structural view of a first embodiment of the gate stack structure of the present invention in an active region
  • FIG. 6 is a schematic structural view of a second embodiment of the gate stack structure of the present invention in the active region
  • FIG. 7 is a second embodiment of the gate stack structure of the present invention in the connection region.
  • FIG. 8 to FIG. 16 are schematic diagrams showing intermediate structures of the first embodiment of the manufacturing method of the gate stack structure of the present invention
  • 17 to FIG. 18 are plan views showing the structure obtained after the first embodiment of the method for fabricating the gate stack structure of the present invention;
  • Fig. 19 through Fig. 21 are views showing the intermediate structure of the second embodiment of the second embodiment of the method for fabricating the gate stack structure of the present invention.
  • the present invention may repeat reference numerals and/or letters in different embodiments. This repetition is for the purpose of simplification and clarity, and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the gate stack structure includes: a gate dielectric layer 120 formed on the substrate 100, and a gate electrode formed on the gate dielectric layer 120. And a sidewall 160 surrounding the gate dielectric layer 120 and the gate; the gate includes a work function metal layer 140, a metal layer 142, and an auxiliary metal layer 144, and the work function metal layer 140 is formed in the
  • the gate dielectric layer 120 extends toward the inner wall of the sidewall 160, the metal layer 142 is formed on the work function metal layer 140, and the auxiliary metal layer 144 is formed on the metal layer 142.
  • the resistivity of the metal layer 144 is less than the resistivity of the metal layer 142, and an isolation dielectric layer 164 is formed only on the auxiliary metal layer 144 located in the active region of the substrate, the sidewall 160 covering the isolation. The opposite sides of the dielectric layer 164.
  • the substrate 100 means a substrate that has undergone a processing operation, the processing operation includes pre-cleaning, forming a well region, and forming a shallow trench isolation region, and an area surrounded by the shallow trench isolation region is an active region.
  • the metal interconnection is extremely completed, and therefore, in this document, the area where the gate of the metal interconnection is completed is referred to as a connection area.
  • the substrate may comprise a silicon wafer or other compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide;
  • the substrate preferably includes an epitaxial layer; the substrate may also include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • the gate dielectric layer 120 may be selected from a germanium-based material such as one or a combination of Hf ⁇ 2 , HfSiO, HfSiON, HfTaO, HfTiO or HfZrO.
  • the sidewall 160 may include one or a combination of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide.
  • the side wall 160 may have a multi-layered structure. The above processing operations and the formation of the gate dielectric layer 120 and the spacers 160 may be performed using a conventional process.
  • the gate may be formed by a dummy gate process, that is, a dummy gate is formed by using, for example, polysilicon, and then a sidewall surrounding the dummy gate is formed, and the dummy gate is removed on the side.
  • a gate region is formed in a region surrounded by the inner wall of the wall, and a gate electrode is formed after filling the work function metal layer, the metal layer and the auxiliary metal layer in the gate region.
  • the work function metal layer 140 may include one or a combination of TiN, TiAlN, TaN, or TaAIN; the metal layer 142 and the auxiliary metal layer 144 may include one of Al, Ti, Ta, W, or Cukind or a combination thereof.
  • a lightly doped drain region (LDD), a source drain region, and a contact region have been formed on the substrate as required by the process (the contact region 102 is mostly a metal silicide for use in a silicon liner)
  • the silicon and the subsequently deposited conductive material are better contacted; the metal material formed on the substrate to form the metal silicide includes one of Co, Ni, Mo, Pt or W or Its combination).
  • the work function metal layer 140, the metal layer 142, and the auxiliary metal layer 144 may be sputtered, pulsed laser deposition (PLD), metal organic chemical vapor deposition (MOCVD), atomic layer deposition (ALD), plasma enhanced atoms. Layer deposition (PEALD) or other suitable process is formed.
  • PLD pulsed laser deposition
  • MOCVD metal organic chemical vapor deposition
  • ALD atomic layer deposition
  • PEALD plasma enhanced atoms.
  • PEALD Layer deposition
  • the auxiliary metal layer 144 may be removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique to form an isolation dielectric layer 164 on the gate, and the Sidewalls 160 cover opposite sides of the isolation dielectric layer 164.
  • RIE reactive ion etching
  • the partial thickness of the auxiliary metal layer 144 to be removed may be flexibly determined according to device performance and process requirements, as long as the auxiliary metal layer 144 is used to remove a portion of the thickness to provide an accommodation space in which the isolation medium is formed.
  • an additional isolation strip may be formed between the gate and the second contact hole.
  • the auxiliary metal layer 144 is selected to reduce the gate resistance.
  • the thickness of the auxiliary metal layer 144 and the sidewall 160 are The ratio of heights may be greater than or equal to 20%, and the ratio of the thickness of the isolation dielectric layer 164 to the height of the sidewall spacers 160 may be greater than or equal to 15%;
  • the gate may include only the work function metal layer 140 and the metal layer 142. In this case, dry etching or wet etching may be used, such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • the ratio of the thickness of the isolation dielectric layer 164 to the height of the sidewall 160 may be Greater than or equal to 15%
  • the side wall 160 covers the opposite side of the isolation dielectric layer 164.
  • the partial thickness of the work function metal layer 140 and the metal layer 142 removed may be flexibly determined according to device performance and process requirements, as long as the work function metal layer 140 and the metal layer 142 are used to remove a portion of the thickness to provide a receiving space.
  • an additional isolation strip may be formed between the gate and the second contact hole.
  • the isolation dielectric layer 164 may be silicon nitride, silicon carbonitride, doped or undoped silicon oxide glass (such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass, carbon oxide).
  • silicon oxide glass such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass, carbon oxide.
  • One or a combination of silicon or silicon oxynitride or a low dielectric constant dielectric material such as black diamond, coral, or the like.
  • the isolation dielectric layer 164 can be formed using chemical vapor deposition (CVD), PLD, ALD, PEALD, or other suitable process.
  • the barrier layer will cover the isolation dielectric layer, and the material of the barrier layer may be silicon nitride or silicon carbonitride.
  • the material of the isolation dielectric layer 164 may be the same as the material of the barrier layer.
  • the barrier layer is etched to form a second contact.
  • a thickness such that a portion of the thickness remains after the etching operation of the barrier layer to form an isolation band between the gate and the contact hole, and the gate and the second contact hole are reduced. The possibility of a short circuit between them.
  • the material of the isolation dielectric layer 164 is different from the material of the barrier layer, that is, if the barrier layer material is selected as silicon nitride, the isolation dielectric layer
  • the 164 material can be selected from undoped silica.
  • the barrier layer is formed by the same etchant (such as an etching gas or an etching solvent) for the engraved material of a different material. 'The compartment medium The layer is etched to a lesser extent and the isolation is better. That is, by making the isolation dielectric layer material different from the barrier layer material, when the barrier layer is etched to form a second contact hole, damage to the isolation dielectric layer is minimized, which is beneficial to ensure the gate. The effect of isolation from the second contact hole.
  • the isolation dielectric layer is only located on the active region, as shown in FIG. 5, at this time, the gate stack structure on the connection region only includes: a gate on 104 (the material in contact with the gate in the connection region 104 is typically a shallow trench isolation material, such as undoped silicon dioxide, etc.), and a spacer surrounding the gate
  • the gate includes a work function metal layer 140, a metal layer 142, and an auxiliary metal layer 144.
  • the work function metal layer 140 is formed on the gate dielectric layer 120 and extends toward an inner wall of the sidewall 160.
  • the metal layer 142 is formed on the work function metal layer 140.
  • the auxiliary metal layer 144 is formed on the metal layer 142.
  • the auxiliary metal layer 144 has a resistivity lower than that of the metal layer 142.
  • the isolation dielectric layer is not included in the gate stack structure on the connection region 104.
  • an isolation dielectric layer may also be included in the gate stack structure on the connection region 104, except for the thickness of the isolation barrier layer on the active region. It is required to be larger than the thickness of the isolation dielectric layer on the connection region. At this time, although the isolation dielectric layer is introduced in the gate stack structure on the connection region 104, the second contact hole connected to the gate and the second connection connected to the first contact hole are caused to be etched.
  • the thickness of the dielectric layer to be removed is different; when etching the second contact hole connected to the first contact hole, only the interlayer dielectric layer and the barrier layer formed on the first contact hole are removed, And etching the second contact hole connected to the gate, removing the interlayer dielectric layer and the barrier layer formed on the gate, and removing the upper surface formed on the gate Isolate the dielectric layer. Even so, the gate stack structure incorporating the new structure can be made compatible with the two contact hole formation processes by adjusting the formation process of the isolation dielectric layer.
  • the isolation dielectric layer formed on the gate electrode in the connection region is as far as possible Thin, the isolation dielectric layer can be over-etched Removed during operation (even if the isolation dielectric layer is different from the barrier material, the etchant selected has different etching effects, but the etchant used to remove the barrier material will always Etching the isolation dielectric layer material to some extent, as long as the isolation dielectric layer is as thin as possible, the operation is achievable; further, forming the isolation medium of different thicknesses on the active region and the connection region The thickness of the gates that are removed in advance is different.
  • the gates of different thicknesses may be removed by a single mask multi-etch depth process;
  • the single mask multiple etch depth process means A pattern having different gradations is formed in a mask, and a material having a single thickness can be etched using each gradation pattern to make the gate stack structure incorporating the new structure compatible with the two contact hole forming processes.
  • the gate stack structure includes: a gate dielectric layer 120 formed on the substrate 100, and a gate formed on the gate dielectric layer 120. And a sidewall 160 surrounding the gate dielectric layer 120 and the gate; the gate includes polysilicon 146 (preferably doped polysilicon), and an isolation dielectric layer 164 is further formed on the gate.
  • the side walls 160 cover opposite sides of the isolation dielectric layer 164.
  • the processing operations required to form the substrate and the formation of the gate dielectric layer 120, the gate and the sidewall spacers 160 may be performed using conventional processes.
  • a contact region 102 is also formed on the substrate 100.
  • the polysilicon 146 may be partially removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique.
  • RIE reactive ion etching
  • the thickness of the portion of the polysilicon 146 to be removed may be flexibly determined according to device performance and process requirements, as long as the polysilicon layer 146 is used to remove a portion of the thickness to provide a receiving space, and the isolation dielectric layer 164 is formed in the receiving space. To form an additional isolation strip between the gate and the contact hole.
  • the isolation dielectric layer is only located on the active region, as shown in FIG. 7.
  • the gate stack structure on the connection region only includes: a gate on the connection region 104, and a spacer 160 surrounding the gate; the gate includes polysilicon 146 (preferably doped polysilicon).
  • the isolation dielectric layer may be silicon nitride, silicon carbonitride, doped or undoped silicon oxide glass (such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass, silicon oxycarbide). Or a combination of a low dielectric constant dielectric material (such as black diamond, coral, etc.) or a combination thereof; the ratio of the thickness of the isolation dielectric layer to the height of the sidewall spacer may be greater than or equal to 15%; the dielectric layer material may be the same as the barrier material Or different.
  • the isolation dielectric layer may be located only on the active region; or may be located on the active region and the connection region at the same time, except that the thickness of the isolation dielectric layer on the active region is greater than that on the connection region.
  • the ratio of the thickness of the isolation dielectric layer to the height of the sidewall spacer may be greater than or equal to 15%.
  • the thickness of the isolation dielectric layer on the active region is greater than the isolation on the connection region by embedding an isolation dielectric layer on the gate and covering the sidewalls with opposite sides of the isolation dielectric layer
  • the thickness of the dielectric layer (in other words, the thickness of the gate on the active region is smaller than the thickness of the gate on the connection region), which can increase the vertical between the gate and the second contact hole in the active region a distance, and forming an isolation strip between the gate and the second contact hole, reducing a possibility of a short circuit between the gate and the second contact hole; for being located on the connection area
  • the thickness of the isolation dielectric layer may be adjusted such that the thickness of the isolation dielectric layer formed thereon is as small as possible, so that when the second contact hole is etched, Secondary contact hole formation process compatibility ⁇
  • the gate can also select other materials than metal or polysilicon. Under the teaching of the above embodiments, those skilled in the art can flexibly apply the material by using the substitute material. The technical solutions provided by the present invention are not described again.
  • the present invention also provides a method of fabricating a gate stack structure.
  • the manufacturing method includes: First, as shown in FIG. 8, the gate dielectric layer 220, the dummy gate 240, and the lightly doped are sequentially formed on the substrate 200. a drain region (not shown), a sidewall 260 surrounding the dummy gate 240 and the gate dielectric layer 220, a cap layer 262 covering the dummy gate 240, and a source and drain region (not shown) and a contact region 202 .
  • the substrate 200 means a substrate that has undergone a processing operation, the processing operations including pre-cleaning, forming a well region, and completing shallow trench isolation.
  • the substrate may comprise a silicon wafer or other compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide; further, the substrate optionally comprises an epitaxial layer; the substrate may also comprise an insulator Silicon on silicon (SOI) structure.
  • SOI Silicon on silicon
  • the gate dielectric layer 220 may be selected from a germanium-based material such as one or a combination of Hf0 2 , HfSiO, HfSiON HfTaO, HfTiO or HfZrO.
  • Side wall 260 and covering the dummy The capping layer 262 of the gate may each comprise one or a combination of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide.
  • the side wall 260 may have a multi-layered structure.
  • the dummy gate 240 may be selected from polysilicon or amorphous silicon.
  • the above processing operations and the formation of the gate dielectric layer 220, the sidewall 260, the dummy gate 240, and the cap layer 262 covering the dummy gate 240, and the lightly doped drain region, the source and drain regions, and the contact region 202 may be performed using a conventional process.
  • the contact region 202 is mostly a metal silicide to better contact silicon and a subsequently deposited conductive material when a silicon substrate is selected; a metal formed on the substrate to form the metal silicide
  • the material includes one or a combination of Co, Ni, Mo, Pt or W.
  • an interlayer dielectric layer 280 is formed on the substrate 200 subjected to the above operation, and then the interlayer dielectric layer 280 is planarized and the cap layer 262 covering the dummy gate 240 is removed to The dummy gate 240 is exposed.
  • the interlayer dielectric layer 280 may be formed by using a V VD and/or other suitable process, and the interlayer dielectric layer 280 includes silicon oxide, fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass. One or a combination of low-k dielectric materials (eg, black diamonds, coral, etc.).
  • the interlayer dielectric layer 280 may have a multilayer structure. The operation of planarizing the interlayer dielectric layer 280 and removing the cap layer 262 covering the dummy gate 240 may be performed using, for example, a chemical mechanical polishing (CMP) process.
  • CMP chemical mechanical polishing
  • the dummy gate 240 is removed to obtain a gate space surrounded by the inner wall of the sidewall spacer 260, and the success function metal layer 242 and the metal layer 244 are sequentially formed to fill the gate space.
  • the dummy gate 240 may be removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique. After the dummy gate 240 is removed, the gate dielectric layer 220 may be selectively removed or the gate dielectric layer 220 may be removed to re-form the gate dielectric layer 220 to optimize device performance.
  • RIE reactive ion etching
  • the work function metal layer 242 may comprise one or a combination of TiN, TiAlN, TaN or TaAIN; the metal layer 244 may comprise one or a combination of Al, Ti, Ta, W or Cu.
  • the work function metal layer 242 and the metal layer 244 may be formed by sputtering, PLD, MOCVD, ALD, PEALD, or other suitable processes.
  • the work function metal layer 242 and the metal layer 244 outside the gate space may be removed using a chemical mechanical polishing (CMP) process. Then, as shown in FIG. 12, the work function metal layer 242 and the metal layer 244 are partially removed in the gate space.
  • CMP chemical mechanical polishing
  • the work function metal layer 242 and the metal layer 244 may be removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique to remove a portion of the thickness in the gate space.
  • RIE reactive ion etching
  • an auxiliary metal layer 246 is formed on the metal layer 244, and the auxiliary metal layer 246 has a resistivity lower than that of the metal layer 244.
  • the auxiliary metal layer 246 can be formed by sputtering, PLD, MOCVD, ALD, PEALD, or other suitable process.
  • the auxiliary metal layer 246 may include one or a combination of Al, Ti, Ta, W, or Cu.
  • the auxiliary metal layer 246 outside the gate space may be removed using a chemical mechanical polishing (CMP) process.
  • CMP chemical mechanical polishing
  • the auxiliary metal layer 246 of the partial thickness of the active region within the gate space is removed to expose the opposite inner walls of the sidewall spacers.
  • the auxiliary metal layer 246 may be removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique to remove a portion of the thickness in the gate space.
  • RIE reactive ion etching
  • the thickness of the portion of the auxiliary metal layer 246 to be removed may be flexibly determined according to device performance and process requirements, as long as the auxiliary metal layer 246 is used to remove a portion of the thickness to provide an accommodation space in which the isolation medium is formed.
  • an additional isolation strip may be formed between the gate and the second contact hole.
  • an isolation dielectric layer 264 is formed over the auxiliary metal layer 246, the isolation dielectric layer 264 covering the exposed inner walls. After the isolation dielectric layer 264 outside the gate space is removed, operations such as forming an interlayer dielectric layer and a second contact hole may be continued. At this time, as shown in Fig. 17, the isolation dielectric layer 264 is formed only on the active region 106.
  • the isolation dielectric layer 264 may be silicon nitride, silicon carbonitride, doped or undoped silicon oxide glass (such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass, carbon oxide).
  • silicon oxide glass such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass, carbon oxide.
  • One or a combination of silicon or silicon oxycarbonitride or a low dielectric constant dielectric material such as black diamond, coral, or the like.
  • the isolation dielectric layer 264 may be formed by a process such as CVD, PLD, ALD or PEALD.
  • the auxiliary metal layer 246 is for reducing the gate current.
  • the ratio of the thickness of the auxiliary metal layer 144 to the height of the sidewall 160 may be greater than or equal to 20%, and the thickness of the isolation dielectric layer 164 and the side The height ratio of the wall 160 may be greater than or equal to 15%; in other embodiments of the gate stack structure, the gate may include only the work function metal layer 242 and the metal layer 244, and at this time, reactive ion etching may be employed.
  • a dry etching technique or a wet etching technique removes a portion of the work function metal layer 242 and the metal layer 244 to form an isolation dielectric layer 264 on the gate of the active region (at this time,
  • the ratio of the thickness of the isolation dielectric layer 264 to the height of the sidewall spacers 160 may be greater than or equal to 15%), and the sidewall spacers 260 may cover opposite sides of the isolation dielectric layer 264.
  • the partial thickness of the work function metal layer 242 and the metal layer 244 to be removed may be flexibly determined according to device performance and process requirements, as long as the work function metal layer 242 and the metal layer 244 are used to remove a portion of the thickness to provide a receiving space.
  • an additional isolation strip may be formed between the gate and the second contact hole.
  • the barrier layer covering the The dielectric layer may be made of silicon nitride or silicon carbonitride.
  • the material of the isolation dielectric layer may be the same as the material of the barrier layer.
  • the barrier layer is etched to form a second contact hole.
  • the second contact hole is very close to the gate, when the barrier layer is etched, a portion of the thickness of the isolation dielectric layer is etched, and the isolation dielectric layer may be controlled in advance. Thickness, such that it retains a partial thickness after undergoing an etching operation of the barrier layer to form an isolation band between the gate and the contact hole, reducing between the gate and the second contact hole The possibility of a short circuit.
  • the spacer dielectric layer material is different from the barrier layer material.
  • the etching rate of different materials is different for the same etchant (such as etching gas or etching solvent)
  • the etching rate of the barrier material may be selected to be fast.
  • the barrier layer is etched by an etchant having a slower etch rate of the dielectric layer material.
  • the isolation dielectric layer is etched to a lesser extent, and the isolation effect is better. That is, by making the isolation dielectric layer material different from the barrier layer material, when the barrier layer is etched to form a second contact hole, damage to the isolation dielectric layer is minimized, which is beneficial to ensure the gate.
  • the connection region may be further removed.
  • the isolation dielectric layer 264 is formed on both the active region and the connection region.
  • the second contact hole connected to the gate electrode and the second contact connected to the first contact hole are etched.
  • the thickness of the dielectric layer to be removed is different; when etching the second contact holes connected to the first contact holes, only the interlayer dielectric layer and the barrier layer formed on the first contact holes are removed, and When etching the second contact hole connected to the gate, removing the interlayer dielectric layer and the barrier layer formed on the gate, and removing the isolation formed on the gate Medium layer.
  • the gate stack structure incorporating the new structure can be made compatible with the two contact hole forming processes by adjusting the formation process of the isolation dielectric layer.
  • the isolation dielectric layer formed on the gate electrode in the connection region is as far as possible Thin
  • the isolation dielectric layer can be removed in the over-etching operation (even if the isolation dielectric layer is different from the barrier material, the etching agent selected has different etching effects on the two, but
  • the etchant for removing the barrier material also always etches the spacer dielectric layer material to some extent, as long as the isolation barrier layer is as thin as possible, and the operation is achievable; Forming the isolation dielectric layer with different thicknesses on the active region and the connection region, and the thickness of the gate electrode removed in advance is different. In this case, a single mask multi-etch depth process may be used to remove different thicknesses.
  • the gate is such that the gate stack structure incorporating the new structure is compatible with the two contact hole formation processes.
  • the gate is not changed in the connection region, because the second contact hole connected to the gate is connected to the first contact hole.
  • the second contact holes are formed synchronously, and the gate stack structure for introducing a new structure is more compatible with the two contact hole forming processes.
  • the manufacturing method includes:
  • the gate dielectric layer 220, the polysilicon gate 248, the lightly doped drain region (not shown), the surrounding polysilicon gate 248, and the gate dielectric layer are sequentially formed on the substrate 200.
  • the polysilicon gate 248 can be formed using conventional processes.
  • an interlayer dielectric layer 280 is formed on the substrate 200 subjected to the above operation, and then the interlayer dielectric layer 280 is planarized and the cap layer 262 covering the polysilicon gate 248 is removed. To expose the polysilicon gate 248.
  • the planarization operation can be performed using, for example, a chemical mechanical polishing (CMP) process.
  • CMP chemical mechanical polishing
  • the polysilicon 248 may be partially removed by a dry etching technique such as reactive ion etching (RIE) or a wet etching technique.
  • RIE reactive ion etching
  • the thickness of the portion of the polysilicon 248 removed may be flexibly determined according to device performance and process requirements (the ratio of the thickness of the portion of the polysilicon 248 removed to the height of the sidewall spacer 260 may be greater than or equal to 15%), as long as Removing the portion of the thickness of the polysilicon layer 248 may provide a receiving space that may form an additional spacer between the gate and the contact hole.
  • the operation of forming the isolation dielectric layer 264 is the same as in the previous embodiment, and will not be described again.
  • the gate region when the polysilicon 248 having a partial thickness within the gate space in the active region is removed, the gate region may be removed from the connection region.
  • the polysilicon 248 is partially thickened, but the thickness of the removed active region is greater than the thickness on the joint to expose the opposing inner walls of the sidewall. Because of the above, it will not be repeated.
  • the thickness of the isolation dielectric layer on the active region is greater than the thickness on the connection region by embedding an isolation barrier layer on the gate and covering the sidewalls with opposite sides of the isolation dielectric layer
  • the thickness of the isolation dielectric layer (in other words, the thickness of the gate on the active region is smaller than the thickness of the gate on the connection region) can increase the gap between the gate and the second contact hole in the active region a vertical distance, and forming an isolation strip between the gate and the second contact hole, reducing a possibility of a short circuit between the gate and the second contact hole; for being located on the connection area
  • the thickness of the isolation dielectric layer may be adjusted such that the thickness of the isolation dielectric layer formed thereon is as small as possible to etch the second contact hole.
  • the two contact hole forming processes are compatible.
  • the present invention also provides a semiconductor device including the foregoing The gate stack structure described in the embodiment.
  • the present invention also provides a method of fabricating a semiconductor device, including
  • a metal interconnection is formed on the substrate on which the gate stack structure is formed; wherein the gate stack structure is formed by a method as described in the foregoing embodiments. No longer.

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Description

一种栅堆叠结构、 半导体器件及二者的制.造方法 优先权要求
本申请要求了 2010年 4月 Ί 日提交的、申请号为 201010142125X、 发明名称为 "一种栅堆叠结构、 半导体器件及二者的制造方法" 的中 国专利申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体技术领域， 具体来说， 涉及一种栅堆叠结构、 半导体器件及二者的制造方法。
背景技术
随着半导体器件的临界尺寸越来越小， 接触孔 （CA ) 的尺寸也越 来越小， 且栅极和接触孔间的距离也随之减小。
其中， 国际上各主要半导体公司和研究组织竟相研发的课题之一 为 CMOS器件栅工程研究。 通常， 如图 1所示， 栅堆叠结构包括形成 于基底 10上的栅介质层 20、 形成于所述栅介质层 20上的栅极 40 , 以 及， 环绕所述栅介质层 20和所述栅极 40的侧墙 30。 其中， 栅极 40多 选用金属栅极。 其中， 如图 2所示， 所述栅极 40位于所述基底 10的 活性区 12和连接区 14上， 位于所述活性区 12上的所述栅极 40用以 调整器件性能， 位于所述连接区 14上的所述栅极 40、 形成于其上的接 触孔 16以及形成于所述活性区 12上的所述接触孔 18均用以形成金属 互连。
如图 3 所示， 在形成栅堆叠结构后， 将继续形成与所述栅堆叠结 构等高的第一接触孔 60 , 继而， 在所述第一接触孔 60上形成第二接触 孔 62 (所述第二接触孔 62与第一妻触孔 60共同构成同一层间介质层 50 中的接触孔） ， 以形成第一层金属互连。 将接触孔的形成过程一分 为二 （本文件中简称为两次接触孔形成工艺） ， 利于降低刻蚀过程中 接触孔的深宽比， 减少刻蚀不完全以及填充孔洞等缺陷。
但是， 在上述工艺中， 结合图 1及图 2所示， 由于所述第二接触 孔 62与位于所述活性区 12的所述栅极 40距离非常近， 而实践中由于 工艺的限制， 易于在所述第二接触孔 62与所述栅极 40之间发生短路 (如图 3中虚线 64所标示） 。 发明内容
为了解决上述问题， 本发明提供了一种栅堆叠结构及其制造方法， 可减少第二接触孔与栅极之间发生短路的可能性 ;: 本发明提供了一种 半导体器件及其制造方法， 可减少半导体器件内第二接触孔与栅极之 间发生短路的可能性。
本发明提供的一种栅堆叠结构， 包括，
栅介质层， 形成于基底内的活性区和连接区上；
栅极， 形成于所述栅介质层上； 以及，
侧墙， 环绕所述栅介质层和所述栅极；
还包括：
隔离介质层， 形成于所述栅极上且嵌入其中， 所述侧墙覆盖所述 隔离介质层中相对的侧面， 位于所述活性区上的所述隔离介质层的厚 度大于位于所述连接区上的所述隔离介质层的厚度。
可选地， 所述隔离介质层仅位于所述活性区上。
可选地， 在包含所述栅堆叠结构的器件中引入阻挡层时， 所述隔 离介质层材料与阻挡层材料不同。
可选地， 所述隔离介质层为氮化硅、 碳氮化硅、 掺杂或未掺杂的 氧化硅玻璃或者低介电常数介质材料中的一种或其组合。
本发明提供的一种栅堆叠结构的制造方法， 包括，
在包含活性区和连接区的基底上形成栅介质层、 形成于所述栅介 质层上的栅极， 以及环绕所述栅介质层和所述栅极的侧墙；
还包括：
去除部分厚度的所述栅极， 被去除的位于所述活性区上的厚度大 于位于所述连接区上的厚度， 以暴露所述侧墙中相对的内壁；
在所述栅极上形成隔离介质层， 所述隔离介质层覆盖暴露的所述 内壁。
可选地， 去除部分厚度的所述栅极的步骤为： 仅去除位于所述活 性区上的所述栅极的部分厚度。
可选地， 在形成栅堆叠结构后引入阻挡层时， 所述隔离介质层材 料与阻挡层材料不同。
可选地， 所述隔离介质层为氮化硅、 碳氮化硅、 掺杂或未掺杂的 氧化硅玻璃或者低介电常数介质材料中的一种或其组合。 本发明提供的一种半导体器件， 所述半导体器件包含上述栅堆叠 结构。
本发明提供的一种半导体器件的制造方法， 包括，
在基底上形成栅堆叠结构；
在形成有所述栅堆叠结构的所述基底上形成金属互连；
采用上述方法形成所述栅堆叠结构。
与现有技术相比， 采用本发明提供的技术方案具有如下优点： 通过在所述栅极上嵌入隔离介质层， 并使所述侧墙覆盖所述隔离 介质层中相对的侧面， 位于活性区上的所述隔离介质层的厚度大于位 于连接区上的所述隔离介质层的厚度， 既可以增加位于活性区中栅极 与第二接触孔之间的垂直距离， 并在所述栅极与所述第二接触孔之间 形成隔离带， 减小所述栅极与所述第二接触孔之间发生短路的可能性； 对于位于所述连接区上的所述栅极而言， 又可以通过调整所述隔离介 质层的厚度， 以使在其上形成的所述隔离介质层的厚度尽量地小， 以 在刻蚀第二接触孔时， 可以与两次接触孔形成工艺兼容；
通过使所述隔离介质层仅位于所述活性区上， 可使在减小所述栅 极与第二接触孔之间发生短路的可能性时， 可使在位于所述连接区内 的所述栅极上不再形成所述隔离介质层， 在刻蚀第二接触孔时， 可以 与两次接触孔形成工艺更好地兼容；
通过使所述隔离介质层材料与阻挡层材料不同， 可在刻蚀所述阻 挡层以形成第二接触孔时， 对所述隔离介质层的损伤控制到最小， 利 于保证所述栅极与所述第二接触孔之间的隔离效果。
附图说明
图 1所示为现有技术中栅堆叠结构的结构示意图；
图 2所示为现有技术中器件结构的俯视图；
图 3所示为现有技术中形成第一层金属互连后的结构示意图； 图 4所示为活性区中本发明栅堆叠结构第一实施例的结构示意图； 图 5所示为连接区中本发明栅堆叠结构第一实施例的结构示意图； 图 6所示为活性区中本发明栅堆叠结构第二实施例的结构示意图； 图 7所示为连接区中本发明栅堆叠结构第二实施例的结构示意图； 图 8至图 16所示为施行本发明栅堆叠结构的制造方法第一实施例 各步骤时的中间结构示意图； 图 17至图 18所示为施行本发明栅堆叠结构的制造方法第一实施 例后获得的结构俯视图；
图 19至图 21 所示为施行本发明栅堆叠结构的制造方法第二实施 例各步骤时的中间结构示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子以实现本发明提供的 技术方案。 虽然下文中对特定例子的部件和设置进行了描述， 但是， 它们仅仅为示例， 并且目的不在于限制本发明。
此外， 本发明可以在不同实施例中重复参考数字和 /或字母。 这种 重复是为了简化和清楚的目的， 其本身不指示所讨论的各种实施例和 / 或设置之间的关系。
本发明提供了各种特定工艺和 /或材料的例子， 但是， 本领域普通 技术人员可以意识到的其他工艺和 /或其他材料的替代应用， 显然未脱 离本发明要求保护的范围。 需强调的是， 本文件内所述的各种区域的 边界包含由于工艺或制程的需要所作的必要的延展。
如图 4 所示， 在本发明栅堆叠结构的第一实施例中， 所述栅堆叠 结构包括： 形成于基底 100 上的栅介质层 120、 形成于所述栅介质层 120上的栅极， 以及， 环绕所述栅介质层 120和所述栅极的侧墙 160; 所述栅极包括功函数金属层 140、 金属层 142和辅助金属层 144， 所述 功函数金属层 140形成于所述栅介质层 120上并向所述侧墙 160的内 壁延伸， 所述金属层 142形成于所述功函数金属层 140上， 所述辅助 金属层 144形成于所述金属层 142上， 所述辅助金属层 144的电阻率 小于所述金属层 142 的电阻率， 仅在位于所述基底内活性区的所述辅 助金属层 144上还形成有隔离介质层 164,所述侧墙 160覆盖所述隔离 介质层 164中相对的侧面。
其中， 所述基底 100 意指已经历处理操作的衬底， 所述处理操作 包括预清洗、 形成阱区及形成浅沟槽隔离区， 被所述浅沟槽隔离区包 围的区域为活性区， 用以形成控制器件性能的栅极、 源漏区及部分金 属互连； 在所述浅沟槽隔离区上也形成有栅极， 所述栅极用以替代位 于所述活性区的所述栅极完成金属互连， 因此， 本文件内， 将完成金 属互连的所述栅极所在区域称为连接区。 所述衬底可以包括硅晶片或 其他化合物半导体， 如碳化硅、 砷化镓、 砷化铟或磷化铟； 此外， 所 述村底优选地包括外延层； 所述衬底也可以包括绝缘体上硅（SOI ) 结 构。
所述栅介质层 120可以选用铪基材料， 如 Hf〇2、 HfSiO、 HfSiON、 HfTaO、 HfTiO或 HfZrO 中的一种或其组合。 侧墙 160可以包括氮化 硅、 氧化硅、 氮氧化硅、 碳化硅中的一种或其组合。 侧墙 160 可以具 有多层结构。 可采用传统工艺执行上述处理操作及形成所述栅介质层 120和所述侧墙 160。
在本实施例中， 所述栅极可以采用伪栅工艺形成， 即， 先利用如 多晶硅形成伪栅， 继而， 形成环绕所述伪栅的侧墙， 再去除所述伪栅 而在所述侧墙内壁环绕的区域内形成栅极区， 在所述栅极区内填充所 述功函数金属层、 金属层和辅助金属层后形成栅极。
所述功函数金属层 140可以包括 TiN、 TiAlN、 TaN或 TaAIN中的 一种或其组合； 所述金属层 142和所述辅助金属层 144可以包括 Al、 Ti、 Ta、 W或 Cu中的一种或其组合。 在形成所述栅极之前， 已在所述 基底上按工艺要求形成轻掺杂漏区 ( LDD ) 、 源漏区和接触区 （所述 接触区 102 多为金属硅化物， 以在选用硅衬底时， 使硅和随后淀积的 导电材料更好地接触； 为形成所述金属硅化物而在所述衬底上形成的 金属材料包括 Co、 Ni、 Mo、 Pt或 W中的一种或其组合） 。 所述功函 数金属层 140、 金属层 142和辅助金属层 144可以采用溅射、 脉冲激光 沉积（ PLD )、金属有机化学气相淀积（ MOCVD )、原子层淀积（ ALD )、 等离子体增强原子层淀积 （PEALD ) 或其他适合的工艺形成。
可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技术 去除部分厚度的所述辅助金属层 144，以在所述栅极上形成隔离介质层 164, 并使所述侧墙 160覆盖所述隔离介质层 164中相对的侧面。 被去 除的所述辅助金属层 144 的部分厚度可以根据器件性能和工艺要求灵 活确定， 只要利用去除部分厚度的所述辅助金属层 144 可提供容纳空 间， 在所述容纳空间中形成所述隔离介质层 164后， 可在所述栅极与 第二接触孔之间形成附加的隔离带即可。
需说明的是， 本实施例中， 所述辅助金属层 144是为减小栅极电 阻而选用， 作为示例， 在本实施例中， 所述辅助金属层 144 的厚度与 所述侧墙 160 的高度之比可以大于或等于 20%, 所述隔离介质层 164 的厚度与所述侧墙 160的高度之比可以大于或等于 15%; 而在栅堆叠 结构的其他实施例中， 所述栅极可以只包含功函数金属层 140 和金属 层 142， 此时， 可以采用如反应离子刻蚀 （RIE ) 等干法刻蚀技术或湿 法刻蚀技术去除部分厚度的所述功函数金属层 140和金属层 142,以在 所述栅极上形成隔离介质层 164 (此时， 所述隔离介质层 164的厚度与 所述侧墙 160 的高度之比可以大于或等于 15% ) , 并使所述侧墙 160 覆盖所述隔离介质层 164 中相对的侧面。 被去除的所述功函数金属层 140和金属层 142的部分厚度可以根据器件性能和工艺要求灵活确定， 只要利用去除部分厚度的所述功函数金属层 140和金属层 142可提供 容纳空间， 在所述容纳空间中形成所述隔离介质层 164 后， 可在所述 栅极与第二接触孔之间形成附加的隔离带即可。
其中， 所述隔离介质层 164 可以为氮化硅、 碳氮化硅、 掺杂或未 掺杂的氧化硅玻璃 （如氟硅玻璃、 硼硅玻璃、 磷硅玻璃、 硼磷硅玻璃、 碳氧化硅或碳氮氧化硅等）或者低介电常数介质材料（如黑钻石、 coral 等） 中的一种或其组合。 所述隔离介质层 164 可以采用化学气相沉积 ( CVD ) 、 PLD 、 ALD 、 PEALD或其他适合的工艺形成。
由于形成所述栅堆叠结构后， 为形成半导体器件， 需继续形成阻 所述阻挡层将覆盖所述隔离介质层， 所述阻挡层的材料可以为氮化硅、 碳氮化硅。
在本实施例中， 所述隔离介质层 164 的材料可以与所述阻挡层的 材料相同， 此时， 由于所述隔离介质层具有一定厚度， 使得在刻蚀所 述阻挡层以形成第二接触孔时， 即使所述第二接触孔与所述栅极距离 非常近， 在刻蚀所述阻挡层时导致部分厚度的所述隔离介质层被刻蚀， 仍可通过预先控制所述隔离介质层的厚度， 使其在经历所述阻挡层的 刻蚀操作后仍保留部分厚度， 以在所述栅极与所述接触孔之间形成隔 离带， 减小所述栅极与第二接触孔之间发生短路的可能性。
在本发明栅堆叠结构的其他实施例中， 优选地， 所述隔离介质层 164的材料与阻挡层的材料不同，即，若所述阻挡层材料选为氮化硅时， 所述隔离介质层 164 材料可选为未掺杂的二氧化硅。 则在刻蚀所述阻 挡层时， 由于同一刻蚀剂 （如刻蚀气体或刻蚀溶剂） 对不同材料的刻 层材料刻 速 较慢的刻烛剂 烛所述阻挡层:、此时, ' 所述隔 介质 层被刻蚀的程度较轻， 隔离效果较好。 即， 通过使所述隔离介质层材 料与阻挡层材料不同， 可在刻蚀所述阻挡层以形成第二接触孔时， 对 所述隔离介质层的损伤控制到最小， 利于保证所述栅极与所述第二接 触孔之间的隔离效果。
需强调的是， 在本实施例中， 所述隔离介质层仅位于所述活性区 上， 如图 5 所示， 此时， 位于所述连接区上的栅堆叠结构只包括： 形 成于连接区 104上的栅极 （所述连接区 104 中与所述栅极相接触的材 料通常为浅沟槽隔离材料， 如未掺杂的二氧化硅等） ， 以及， 环绕所 述栅极的侧墙 160; 所述栅极包括功函数金属层 140、 金属层 142和辅 助金属层 144，所述功函数金属层 140形成于所述栅介质层 120上并向 所述侧墙 160的内壁延伸， 所述金属层 142形成于所述功函数金属层 140上， 所述辅助金属层 144形成于所述金属层 142上， 所述辅助金属 层 144的电阻率小于所述金属层 142的电阻率。 换言之， 在位于所述 连接区 104 上的栅堆叠结构中不包括隔离介质层。 如此， 在后续利用 两次接触孔形成工艺刻蚀第二接触孔时， 由于连接于所述栅极的第二 接触孔和连接于第一接触孔的第二接触孔同步形成， 对位于所述连接 区 104 上的栅堆叠结构中不做改变， 利于引入新结构的所述栅堆叠结 构与两次接触孔形成工艺更好地兼容。
但是， 在本发明栅堆叠结构的其他实施例中， 在位于所述连接区 104上的栅堆叠结构中也可以包括隔离介质层，只是位于所述活性区上 的所述隔离介盾层的厚度需大于位于所述连接区上的所述隔离介质层 的厚度。 此时， 虽然在位于所述连接区 104 上的栅堆叠结构中引入所 述隔离介质层， 将导致在刻蚀连接于所述栅极的第二接触孔和连接于 第一接触孔的第二接触孔时， 需去除的介质层的厚度不同； 在刻蚀连 接于第一接触孔的第二接触孔时， 只需去除形成于所述第一接触孔上 的层间介质层和阻挡层， 而在刻蚀连接于所述栅极的第二接触孔时， 在去除形成于所述栅极之上的层间介质层和阻挡层之余， 还要去除形 成于所述栅极之上的隔离介质层。 即使如此， 仍可通过调整所述隔离 介质层的形成工艺， 而使引入新结构的所述栅堆叠结构与两次接触孔 形成工艺兼容。 由于在刻蚀连接于第一接触孔的第二接触孔时， 为优 化刻蚀效果， 通常需引入过刻蚀操作， 则通过使形成于连接区中的栅 极上的所述隔离介质层尽量薄， 可以使所述隔离介质层在所述过刻蚀 操作中被去除 （即使所述隔离介质层与所述阻挡层材料不同， 选用的 刻蚀剂对二者的刻蚀效果不同， 但是用以去除所述阻挡层材料的刻蚀 剂也总会在一定程度上刻蚀所述隔离介质层材料， 只要所述隔离介质 层尽量薄， 该操作是可以实现的； 此外， 为在所述活性区和所述连接 区上形成不同厚度的所述隔离介质层， 预先被去除的所述栅极的厚度 是不同的， 此时， 可利用单掩模多刻蚀深度工艺去除不同厚度的所述 栅极； 所述单掩模多刻蚀深度工艺意指在一块掩模中形成具有不同灰 度的图形， 利用每一灰度图形可刻蚀具有单一厚度的材料） ， 以使引 入新结构的所述栅堆叠结构与两次接触孔形成工艺兼容。
如图 6 所示， 在本发明栅堆叠结构的第二实施例中， 所述栅堆叠 结构包括： 形成于基底 100 上的栅介质层 120、 形成于所述栅介质层 120上的栅极， 以及， 环绕所述栅介质层 120和所述栅极的侧墙 160; 所述栅极包括多晶硅 146 (优选为掺杂的多晶硅） ， 在所述栅极上还形 成有隔离介质层 164，所述侧墙 160覆盖所述隔离介质层 164中相对的 侧面。
可采用传统工艺执行形成所述基底所需的处理操作及形成所述栅 介质层 120、 栅极和所述侧墙 160。 在所述基底 100上还形成有接触区 102。 可以采用如反应离子刻蚀 （RIE ) 等干法刻蚀技术或湿法刻蚀技 术去除部分厚度的所述多晶硅 146。被去除的部分所述多晶硅 146的厚 度可以根据器件性能和工艺要求灵活确定， 只要利用去除部分厚度的 所述多晶硅层 146 可提供容纳空间， 并在所述容纳空间中形成所述隔 离介质层 164 , 以在所述栅极与所述接触孔之间形成附加的隔离带即 可。
需强调的是， 在本实施例中， 所述隔离介质层仅位于所述活性区 上， 如图 7 所示， 此时， 位于所述连接区上的栅堆叠结构只包括： 形 成于所述连接区 104上的栅极， 以及， 环绕所述栅极的侧墙 160; 所述 栅极包括多晶硅 146 (优选为掺杂的多晶硅） 。
其中， 所述隔离介质层可以为氮化硅、 碳氮化硅、 掺杂或未掺杂 的氧化硅玻璃 （如氟硅玻璃、 硼硅玻璃、 磷硅玻璃、 硼磷硅玻璃、 碳 氧化硅或碳氮氧化硅等） 或者低介电常数介质材料 （如黑钻石、 coral 等） 中的一种或其组合； 所述隔离介质层的厚度与所述侧墙的高度之 比可以大于或等于 15%; 所述隔离介质层材料可以与阻挡层材料相同 或不同。 所述隔离介质层既可以仅位于所述活性区上； 也可以同时位 于所述活性区和连接区上， 只是位于所述活性区上的所述隔离介质层 的厚度大于位于所述连接区上的所述隔离介质层的厚度。 所述隔离介 质层的厚度与所述侧墙的高度之比可以大于或等于 15%。 具体因由如 前述实施例中所述， 不再赘述。
通过在所述栅极上嵌入隔离介质层， 并使所述侧墙覆盖所述隔离 介质层中相对的侧面， 位于活性区上的所述隔离介质层的厚度大于位 于连接区上的所述隔离介质层的厚度 （换言之， 位于活性区上的所述 栅极的厚度小于位于连接区上的所述栅极的厚度） ， 既可以增加位于 活性区中栅极与第二接触孔之间的垂直距离， 并在所述栅极与所述第 二接触孔之间形成隔离带， 减小所述栅极与所述第二接触孔之间发生 短路的可能性； 对于位于所述连接区上的所述栅极而言， 又可以通过 调整所述隔离介质层的厚度， 以使在其上形成的所述隔离介质层的厚 度尽量地小， 以在刻蚀第二接触孔时， 可以与两次接触孔形成工艺兼 容》
需说明的是， 随着技术的发展， 所述栅极还可以选择除金属或多 晶硅之外的其他替代材料， 在上述实施例的教导下， 本领域技术人员 利用此替代材料时， 能够灵活应用本发明所提供的技术方案， 不再赘 述。
本发明还提供了一种栅堆叠结构的制造方法。
具体地， 在所述制造方法的第一实施例中， 所述制造方法包括： 首先，如图 8所示，在所述基底 200上顺序形成所述栅介质层 220、 伪栅 240、 轻掺杂漏区 （未示出） 、 环绕所述伪栅 240和栅介质层 220 的侧墙 260、 覆盖所述伪栅 240的盖层 262， 以及， 源漏区 （未示出） 和接触区 202。
其中， 所述基底 200 意指已经历处理操作的衬底， 所述处理操作 包括预清洗、 形成阱区及完成浅沟槽隔离。 所述衬底可以包括硅晶片 或其他化合物半导体， 如碳化硅、 砷化镓、 砷化铟或磷化铟； 此外， 所述衬底可选地包括外延层； 所述衬底也可以包括绝缘体上硅 （SOI ) 结构。
所述栅介质层 220可以选用铪基材料， 如 Hf02、 HfSiO、 HfSiON HfTaO、 HfTiO或 HfZrO 中的一种或其组合。 侧墙 260及覆盖所述伪 栅的盖层 262 均可以包括氮化硅、 氧化硅、 氮氧化硅、 碳化硅中的一 种或其组合。 侧墙 260可以具有多层结构。 所述伪栅 240可选用多晶 硅或非晶硅。 可采用传统工艺执行上述处理操作及形成所述栅介质层 220、 侧墙 260、 伪栅 240和覆盖所述伪栅 240的盖层 262， 以及轻掺 杂漏区、 源漏区和接触区 202。 所述接触区 202多为金属硅化物， 以在 选用硅衬底时， 使硅和随后淀积的导电材料更好地接触； 为形成所述 金属硅化物而在所述衬底上形成的金属材料包括 Co、 Ni、 Mo、 Pt 或 W中的一种或其组合。
然后， 如图 9所示， 在经历上述操作的所述基底 200上形成层间 介质层 280， 继而， 平坦化所述层间介质层 280 并去除覆盖所述伪栅 240的盖层 262， 以暴露所述伪栅 240。
其中，可以采用如 C VD及 /或其他合适的工艺形成所述层间介质层 280, 所述层间介质层 280包括氧化硅、 氟硅玻璃、 硼硅玻璃、 磷硅玻 璃、 硼磷硅玻璃、 低 k电介质材料（如黑钻石、 coral等） 中的一种或 其组合。 所述层间介质层 280可以具有多层结构。 可以采用如化学机 械研磨 （CMP ) 工艺执行平坦化所述层间介质层 280及去除覆盖所述 伪栅 240的盖层 262的操作。
随后， 如图 10所示， 去除所述伪栅 240, 获得由所述侧墙 260内 壁围成的栅极空间， 顺次形成功函数金属层 242和金属层 244以填充 所述栅极空间。
可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技术 去除所述伪栅 240。 在去除所述伪栅 240后， 可以根据工艺要求灵活选 择保留所述栅介质层 220或去除所述栅介质层 220而重新形成所述栅 介质层 220以优化器件性能。
所述功函数金属层 242可以包括 TiN、 TiAlN、 TaN或 TaAIN中的 一种或其组合； 所述金属层 244可以包括 Al、 Ti、 Ta、 W或 Cu中的 一种或其组合。 可以采用溅射、 PLD、 MOCVD、 ALD、 PEALD 或其 他适合的工艺形成所述功函数金属层 242和金属层 244。
再后， 如图 1 1所示， 去除位于所述栅极空间以外的所述功函数金 属层 242和金属层 244。
可以采用如化学机械 磨 （CMP ) 工艺去除位于所述栅极空间以 外的所述功函数金属层 242和金属层 244。 而后， 如图 12所示， 去除所述栅极空间内部分厚度的所述功函数 金属层 242和金属层 244。
可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技术 去除所述栅极空间内部分厚度的所述功函数金属层 242和金属层 244。
随后， 如图 13所示， 在所述金属层 244上形成辅助金属层 246， 所述辅助金属层 246的电阻率小于所述金属层 244的电阻率。
可以采用溅射、 PLD、 MOCVD、 ALD、 PEALD 或其他适合的工 艺形成所述辅助金属层 246。 所述辅助金属层 246可以包括 Al、 Ti、 Ta、 W或 Cu中的一种或其组合。
之后， 如图 14所示， 去除位于所述栅极空间以外的所述辅助金属 层 246。
可以采用如化学机械研磨 （CMP ) 工艺去除位于所述栅极空间以 外的所述辅助金属层 246。
再后， 如图 15所示， 再去除活性区中位于所述栅极空间以内的部 分厚度的所述辅助金属层 246， 以暴露所述侧墙中相对的内壁。
可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技术 去除所述栅极空间内部分厚度的所述辅助金属层 246。被去除的部分所 述辅助金属层 246 的厚度可以根据器件性能和工艺要求灵活确定， 只 要利用去除部分厚度的所述辅助金属层 246 可提供容纳空间， 在所述 容纳空间中形成所述隔离介质层 264 后， 可在所述栅极与第二接触孔 之间形成附加的隔离带即可。
最后，如图 16所示，在所述辅助金属层 246上形成隔离介质层 264， 所述隔离介质层 264覆盖暴露的所述内壁。 在去除位于栅极空间之外 的所述隔离介质层 264之后， 可继续执行形成层间介质层及第二接触 孔等操作。 此时， 如图 17所示， 只在活性区 106上形成有所述隔离介 质层 264。
所述隔离介质层 264 可以为氮化硅、 碳氮化硅、 掺杂或未掺杂的 氧化硅玻璃 （如氟硅玻璃、 硼硅玻璃、 磷硅玻 ¾、· 硼磷硅玻璃、 碳氧 化硅或碳氮氧化硅等）或者低介电常数介质材料（如黑钻石、 coral等） 中的一种或其组合。 可以采用 CVD、 PLD 、 ALD或 PEALD等工艺形 成所述隔离介质层 264。
需说明的是， 本实施例中， 所述辅助金属层 246是为减小栅极电 阻而选用， 作为示例， 在本实施例中， 所述辅助金属层 144 的厚度与 所述侧墙 160 的高度之比可以大于或等于 20%, 所述隔离介质层 164 的厚度与所述侧墙 160的高度之比可以大于或等于 15%; 在栅堆叠结 构的其他实施例中，所述栅极可只包含功函数金属层 242和金属层 244, 此时， 可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技 术去除部分厚度的所述功函数金属层 242和金属层 244,以在活性区的 所述栅极上形成隔离介质层 264 (此时， 所述隔离介质层 264的厚度与 所述侧墙 160 的高度之比可以大于或等于 15% ) ， 并使所述侧墙 260 覆盖所述隔离介质层 264 中相对的侧面。 被去除的所述功函数金属层 242和金属层 244的部分厚度可以根据器件性能和工艺要求灵活确定， 只要利用去除部分厚度的所述功函数金属层 242和金属层 244可提供 容纳空间， 在所述容纳空间中形成所述隔离介质层 264 后， 可在所述 栅极与第二接触孔之间形成附加的隔离带即可。
由于形成所述栅堆叠结构后， 为形成半导体器件， 需继续形成阻 挡层、 层间介质层及嵌入所述阻挡层和层间介质层中的第二接触孔， 所述阻挡层将覆盖所述隔离介质层， 所述阻挡层的材料可以为氮化硅、 碳氮化硅。
在本实施例中， 所述隔离介质层的材料可以与所述阻挡层的材料 相同， 此时， 由于所述隔离介质层具有一定厚度， 使得在刻蚀所述阻 挡层以形成第二接触孔时， 即使所述第二接触孔与所述栅极距离非常 近， 在刻蚀所述阻挡层时导致部分厚度的所述隔离介质层被刻蚀， 仍 可通过预先控制所述隔离介质层的厚度， 使其在经历所述阻挡层的刻 蚀操作后仍保留部分厚度， 以在所述栅极与所述接触孔之间形成隔离 带， 减小所述栅极与第二接触孔之间发生短路的可能性。
在本发明栅堆叠结构的其他实施例中， 优选地， 所述隔离介质层 材料与阻挡层材料不同。 则在刻蚀所述阻挡层时， 由于同一刻蚀剂（如 刻蚀气体或刻蚀溶剂） 对不同材料的刻蚀速率不同， 可选用对所述阻 挡层材料刻蚀速率快而对所述隔离介质层材料刻蚀速率较慢的刻蚀剂 刻蚀所述阻挡层。 此时， 所述隔离介质层被刻蚀的程度较轻， 隔离效 果较好。 即， 通过使所述隔离介质层材料与阻挡层材料不同， 可在刻 蚀所述阻挡层以形成第二接触孔时， 对所述隔离介质层的损伤控制到 最小， 利于保证所述栅极与第二接触孔之间的隔离效果。 需强调的是， 在本发明的其他实施例中， 如图 18所示， 在去除活 性区中位于所述栅极空间以内的部分厚度的所述辅助金属层 246之后， 还可以再去除连接区中位于所述栅极空间以内的部分厚度的所述辅助 金属层 246，但需使被去除的位于所述活性区上的厚度大于位于所述连 接区上的厚度， 以暴露所述侧墙中相对的内壁。 此时， 在活性区和连 接区上均形成有所述隔离介质层 264。
此时， 虽然在位于所述连接区上的栅堆叠结构中引入所述隔离介 质层， 将导致在刻蚀连接于所述栅极的第二接触孔和连接于第一接触 孔的第二接触孔时， 需去除的介质层的厚度不同； 在刻蚀连接于第一 接触孔的第二接触孔时， 只需去除形成于所述第一接触孔上的层间介 质层和阻挡层， 而在刻蚀连接于所述栅极的第二接触孔时， 在去除形 成于所述栅极之上的层间介质层和阻挡层之余， 还要去除形成于所述 栅极之上的隔离介质层。 即使如此， 仍可通过调整所述隔离介质层的 形成工艺， 而使引入新结构的所述栅堆叠结构与两次接触孔形成工艺 兼容。 由于在刻蚀连接于第一接触孔的第二接触孔时， 为优化刻蚀效 果， 通常需引入过刻蚀操作， 则通过使形成于连接区中的栅极上的所 述隔离介质层尽量薄， 可以使所述隔离介质层在所述过刻蚀操作中被 去除 （即使所述隔离介质层与所述阻挡层材料不同， 选用的刻蚀剂对 二者的刻蚀效果不同， 但是用以去除所述阻挡层材料的刻蚀剂也总会 在一定程度上刻蚀所述隔离介质层材料， 只要所述隔离介盾层尽量薄， 该操作是可以实现的； 此外， 为在所述活性区和所述连接区上形成不 同厚度的所述隔离介质层， 预先被去除的所述栅极的厚度是不同的， 此时， 可利用单掩模多刻蚀深度工艺去除不同厚度的所述栅极） ， 以 使引入新结构的所述栅堆叠结构与两次接触孔形成工艺兼容。
只不过在去除栅极空间内部分厚度的所述辅助金属层时， 对连接 区内的所述栅极不做变动， 由于连接于所述栅极的第二接触孔和连接 于第一接触孔的第二接触孔同步形成， 利于引入新结构的所述栅堆叠 结构与两次接触孔形成工艺更好地兼容。
在所述制造方法的第二实施例中， 所述制造方法包括：
首先，如图 19所示，在所述基底 200上顺序形成所述栅介质层 220、 多晶硅栅极 248、 轻掺杂漏区 （未示出） 、 环绕所述多晶硅栅极 248和 栅介质层 220的侧墙 260、覆盖所述多晶硅栅极 248的盖层 262, 以及， 源漏区 （未示出） 和接触区 202。
可采用传统工艺形成所述多晶硅栅极 248。
然后， 如图 20所示， 在经历上述操作的所述基底 200上形成层间 介质层 280， 继而， 平坦化所述层间介质层 280并去除覆盖所述多晶硅 栅极 248的盖层 262 , 以暴露所述多晶硅栅极 248。
可以采用如化学机械研磨 （CMP ) 工艺执行所述平坦化操作。 最后，如图 21所示，去除活性区内部分厚度的所述多晶硅栅极 248， 在所述多晶硅栅极 248上形成隔离介质层 264,所述侧墙 260覆盖所述 隔离介质层 264中相对的侧面。
可以采用如反应离子刻蚀（RIE )等干法刻蚀技术或湿法刻蚀技术 去除部分厚度的所述多晶硅 248。被去除的部分所述多晶硅 248的厚度 可以根据器件性能和工艺要求灵活确定（被去除的部分所述多晶硅 248 的厚度与所述侧墙 260的高度之比可以大于或等于 15% ) ， 只要利用 去除部分厚度的所述多晶硅层 248 可提供容纳空间， 所述容纳空间可 在栅极与所述接触孔之间形成附加的隔离带即可。 形成所述隔离介质 层 264的操作与前述实施例中相同， 不再赘述。
需说明的是， 在本发明的其他实施例中， 在去除活性区中位于所 述栅极空间以内的部分厚度的所述多晶硅 248 时或之后， 还可以去除 连接区中位于所述栅极空间以内的部分厚度的所述多晶硅 248 ,但需使 被去除的位于所述活性区上的厚度大于位于所述连接区上的厚度， 以 暴露所述侧墙中相对的内壁。 因由如前所述， 不再赘述。
通过在所述栅极上嵌入隔离介盾层， 并使所述侧墙覆盖所述隔离 介质层中相对的侧面， 位于活性区上的所述隔离介质层的厚度大于位 于连接区上的所述隔离介质层的厚度 （换言之， 位于活性区上的所述 栅极的厚度小于位于连接区上的所述栅极的厚度） ， 既可以增加位于 活性区中栅极与第二接触孔之间的垂直距离， 并在所述栅极与所述第 二接触孔之间形成隔离带， 减小所述栅极与所述第二接触孔之间发生 短路的可能性； 对于位于所述连接区上的所述栅极而言， 又可以通过 调整所述隔离介质层的厚度， 以使在其上形成的所述隔离介质层的厚 度尽量地小， 以在刻蚀第二接触孔时， 可以与两次接触孔形成工艺兼 容。
本发明还提供了一种半导体器件， 所述半导体器件包含如前述实 施例中所述的栅堆叠结构。
本发明还提供了一种半导体器件的制造方法， 包括，
在基底上形成栅堆叠结构；
在形成有所述栅堆叠结构的所述基底上形成金属互连； 其中， 采 用如前述实施例中所述的方法形成所述栅堆叠结构。 不再赘述。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的 工艺、 结构、 制造、 物质组成、 手段、 方法及步骤。 根据本发明的公 开内容， 本领域技术人员将容易地理解， 对于目前已存在或者以后即 将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 它们 在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同 的结果时， 依照本发明的教导， 可以对它们进行应用， 而不脱离本发 明所要求保护的范围。

Claims

权 利 要 求
1. 一种栅堆叠结构， 包括，
栅介质层， 形成于基底内的活性区和连接区上；
栅极， 形成于所述栅介质层上； 以及，
侧墙， 环绕所述栅介质层和所述栅极；
其特征在于， 还包括：
隔离介质层， 形成于所述栅极上且嵌入其中， 所述侧墙覆盖所述 隔离介质层中相对的侧面， 位于所述活性区上的所述隔离介质层的厚 度大于位于所述连接区上的所述隔离介质层的厚度。
2. 根据权利要求 1所述的栅堆叠结构， 其特征在于： 所述隔离介 质层仅位于所述活性区上。
3. 根据权利要求 2所述的栅堆叠结构， 其特征在于： 在包含所述 栅堆叠结构的器件中引入阻挡层时， 所述隔离介质层材料与所述阻挡 层材料不同。
4. 根据权利要求 1所述的栅堆叠结构， 其特征在于： 在包含所述 栅堆叠结构的器件中引入阻挡层时， 所述隔离介质层材料与阻挡层材 料不同。
5. 根据权利要求 1至 4中任一项所述的栅堆叠结构，其特征在于： 所述隔离介质层为氮化硅、 碳氮化硅、 掺杂或未掺杂的氧化硅玻璃或 者低介电常数介质材料中的一种或其组合。
6. —种栅堆叠结构的制造方法， 包括，
在包含活性区和连接区的基底上形成栅介质层、 形成于所述栅介 质层上的栅极， 以及环绕所述栅介质层和所述栅极的侧墙；
其特征在于， 还包括：
去除部分厚度的所述栅极， 被去除的位于所述活性区上的厚度大 于位于所述连接区上的厚度， 以暴露所述侧墙中相对的内壁；
在所述栅极上形戍隔离介质层， 所述隔离介质层覆盖暴露的所述 内壁。
7. 根据权利要求 6所述的方法， 其特征在于， 去除部分厚度的所 述柵极的步骤为： 仅去除位于所述活性区上的所述栅极的部分厚度。
8. 根据权利要求 7所述的方法， 其特征在于： 在形成栅堆叠结构 后引入阻挡层时， 所述隔离介质层材料与阻挡层材料不同。
9. 根据权利要求 6所述的方法， 其特征在于： 在形成栅堆叠结枸 后引入阻挡层时， 所述隔离介质层材料与阻挡层材料不同。
10. 根据权利要求 6至 9 中任一项所述的方法， 其特征在于： 所 述隔离介质层为氮化硅、 碳氮化硅、 掺杂或未掺杂的氧化硅玻璃或者 低介电常数介质材料中的一种或其组合。
1 1. 一种半导体器件， 其特征在于： 所述半导体器件包含如权利 要求 1至 5所述的栅堆叠结构。
12. 一种半导体器件的制造方法， 包括，
在基底上形成栅堆叠结构；
在形成有所述栅堆叠结构的所述基底上形成金属互连；
其特征在于： 采用如权利要求 6至 10所述的方法形成所述栅堆叠 结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377892A (zh) * 2012-04-13 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
CN103187367B (zh) * 2011-12-29 2017-06-23 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
CN103715134B (zh) * 2012-09-29 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103794506B (zh) * 2012-10-30 2017-02-22 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103915386B (zh) * 2013-01-08 2017-05-17 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
CN104217992B (zh) * 2013-06-05 2017-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US20150214331A1 (en) 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
CN105206529A (zh) * 2014-06-18 2015-12-30 中国科学院微电子研究所 一种鳍式场效应晶体管及其制造方法
US9679847B2 (en) * 2015-06-09 2017-06-13 Stmicroelectronics, Inc. Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit
CN106910737B (zh) * 2015-12-23 2021-01-15 联华电子股份有限公司 半导体元件及其形成方法
KR20210104260A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582374B (zh) * 2020-12-11 2023-11-07 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN118055613A (zh) * 2022-11-08 2024-05-17 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060003524A1 (en) * 2004-06-15 2006-01-05 Anke Krasemann Method for forming trench memory cell structures for DRAMS
CN101099233A (zh) * 2004-11-11 2008-01-02 德克萨斯仪器股份有限公司 改进cmos晶体管中的掺杂剂分布的系统和方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325383B1 (ko) * 1996-07-12 2002-04-17 니시무로 타이죠 반도체 장치 및 그 제조 방법
US6369430B1 (en) * 2001-04-02 2002-04-09 Motorola, Inc. Method of preventing two neighboring contacts from a short-circuit caused by a void between them and device having the same
CN1423320A (zh) * 2001-12-04 2003-06-11 中国科学院微电子中心 非平面结构的非挥发性存储器单元及制作方法
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
US6906398B2 (en) * 2003-01-02 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip with gate dielectrics for high-performance and low-leakage applications
BE1015721A3 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.
KR100741857B1 (ko) * 2006-05-03 2007-07-24 삼성전자주식회사 계면 저항을 줄일 수 있는 게이트 콘택 구조체를 구비하는반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060003524A1 (en) * 2004-06-15 2006-01-05 Anke Krasemann Method for forming trench memory cell structures for DRAMS
CN101099233A (zh) * 2004-11-11 2008-01-02 德克萨斯仪器股份有限公司 改进cmos晶体管中的掺杂剂分布的系统和方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103377892A (zh) * 2012-04-13 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

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