CN103715134B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中，半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有层间介质层以及贯穿所述层间介质层的开口，所述开口底部形成有栅极结构，所述栅极结构包括：形成于所述开口底部的高K介质层，和形成于所述高K介质层表面的金属栅电极层，且所述金属栅电极层表面低于所述开口表面；形成覆盖所述金属栅电极层的金属层，所述金属层表面低于所述开口表面；形成覆盖所述栅极结构的保护层，所述保护层与开口表面齐平。形成的半导体器件的稳定性高。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。并且，为了能够在半导体器件的栅极、源极和漏极施加电压，通常需要分别形成连接栅极和源极和漏极的导电插塞。
现有技术的半导体器件的形成方法，包括：
请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有第一层间介质层101以及贯穿所述层间介质层101的第一开口（未标示），所述第一开口两侧的半导体衬底100内形成有源区108和漏区109，所述第一开口底部形成有栅极结构和位于所述栅极结构两侧的侧墙107，所述栅极结构采用后栅工艺形成，包括：形成于所述第一开口内的高K介质层103，和覆盖所述高K介质层103表面的金属栅电极层105，且所述金属栅电极层105表面与所述第一开口表面齐平。
请参考图2，形成第一光刻胶层111，所述第一光刻胶层111具有第二开口（未标示），所述第二开口暴露出栅极结构；沿所述第二开口刻蚀部分厚度的栅极结构，使刻蚀后的栅极结构表面低于层间介质层101表面。
请参考图3，在刻蚀后的栅极结构表面形成保护层113，所述保护层113与层间介质层101表面齐平，用于保护后续工艺中栅极结构不被破坏；去除第一光刻胶层111（如图2所示），直至暴露出层间介质层101表面。
请参考图4，形成位于层间介质层101表面、且覆盖保护层113的第二光刻胶层115，所述光刻胶层115具有位于源区108、漏区109上方的第三开口（未标示）；沿所述第三开口刻蚀所述层间介质层101，直至暴露出部分源区108、漏区109，形成第四开口117。
请参考图5，去除所述第二光刻胶层115（如图4所示），并向所述第四开口117（如图4所示）内填充导电材料，形成连接源区108、漏区109、且与层间介质层101表面齐平的导电插塞119。
请参考图6，去除所述保护层113（如图5所示），形成第五开口（未标示）；向所述第五开口内填充导电材料，形成连接金属栅电极层105的导电插塞121。
然而，现有技术形成的半导体器件，其性能不够稳定，有待进一步提高。
更多关于半导体器件的形成方法，请参考公开号为US2006/0223302A1的美国专利。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，所述半导体器件的稳定性更好。
为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有层间介质层以及贯穿所述层间介质层的开口，所述开口底部形成有栅极结构，所述栅极结构包括：形成于所述开口底部的高K介质层，和形成于所述高K介质层表面的金属栅电极层，且所述金属栅电极层表面低于所述开口表面；形成覆盖所述金属栅电极层的金属层，所述金属层表面低于所述开口表面；形成覆盖所述栅极结构的保护层，所述保护层与开口表面齐平。
可选地，所述金属层的材料为铝、钛或钛化钨中的一种或多种组合。
可选地，所述金属层的形成工艺为选择性沉积工艺或原子层沉积工艺。
可选地，所述选择性沉积工艺的工艺参数范围为：反应气体为三氟化氯和氩气，沉积压强为0.1托-1.0托，反应温度为80摄氏度-120摄氏度，偏压为5毫托-15毫托。
可选地，所述金属层的形成工艺为选择性化学气相沉积工艺。
可选地，所述选择性化学气相沉积工艺的工艺参数范围为：反应物为Al(CH3)2H和氢气，沉积压强为0.8托-1.5托，反应温度为150摄氏度-250摄氏度，偏压为8毫托-15毫托。
可选地，所述金属层的厚度为2纳米-10纳米。
可选地，所述保护层内形成有空气隙。
可选地，所述保护层的形成工艺为等离子体增强化学气相沉积工艺，所述等离子体增强化学气相沉积工艺的沉积腔的压力为0.3托-0.5托。
可选地，所述保护层的材料为氮化硅、氮氧化硅或氮碳氧化硅。
可选地，所述金属栅电极层的材料为钨。
可选地，所述高K栅介质层的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。
可选地，所述栅极结构还包括：形成于所述高K介质层和金属栅电极层之间的功能层；形成于所述开口侧壁的侧墙。
可选地，所述功能层的材料为氮化钛、氮铝化钛、氮化钽或氮铝化钽中的一种或多种组合。
可选地，所述半导体衬底为单晶硅衬底或绝缘体上硅衬底。
相应的，发明人还提供了一种半导体器件，包括：半导体衬底；位于所述半导体衬底表面的层间介质层；贯穿所述层间介质层的开口；位于所述开口底部的栅极结构，所述栅极结构包括：位于所述开口底部的高K介质层，和形成于所述高K介质层表面的金属栅电极层，且所述金属栅电极层表面低于所述开口表面；覆盖所述金属栅电极层的金属层，所述金属层表面低于所述开口表面；覆盖所述栅极结构的保护层，所述保护层与开口表面齐平。
可选地，所述金属层的材料为铝、钛或钛化钨中的一种或多种组合。
可选地，所述金属层的厚度为2纳米-10纳米。
可选地，所述保护层内具有空气隙。
可选地，所述金属栅电极层的材料为钨。
可选地，所述栅极结构还包括：位于所述高K介质层和金属栅电极层之间的功能层；位于所述开口侧壁的侧墙。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例形成半导体器件时，在形成保护层前，首先在金属栅电极层表面形成金属层，所述金属层阻止了金属栅电极层在后续形成保护层时被氧化，并且，形成金属层的过程中没有氧气介入，形成金属层时所述金属栅电极层也不会被氧化。在后续去除所述保护层和所述金属层后，形成的第二导电插塞直接与金属栅电极层相连，两者的导电性能好，提高了半导体器件的稳定性能。
进一步的，形成的保护层内具有空气隙，所述空气隙降低了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区的介质材料的介电常数，减小了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区的寄生电容，进一步提高了半导体器件的性能。
本发明实施例的半导体器件的结构简单，采用本发明实施例的半导体器件，后续形成连接金属栅电极层的导电插塞时，由于金属层阻止了金属栅电极层的氧化，形成的导电插塞与金属栅电极层之间的导电性能好，半导体器件的性能稳定。
更进一步的，半导体器件的保护层内具有空气隙，有效减小了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区之间的寄生电容，进一步提高了半导体器件的性能。
附图说明
图1-图6是现有技术半导体器件的形成过程的剖面结构示意图；
图7-图10是本发明实施例中半导体器件的形成过程的剖面结构示意图；
图11是本发明实施例中半导体器件的形成过程的俯视结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能不够稳定，有待进一步提高。
经过研究，发明人发现，在去除保护层113（如图5所示），形成第五开口时，所述第五开口底部并非暴露出金属栅电极层105（如图5所示），而是残留有部分难以被去除的金属氧化物，所述金属氧化物为氧化钨（WOx），是由金属栅电极层105中的钨在形成保护层时被氧化后形成。第五开口内残留有金属氧化物，后续形成连接金属栅电极层105的导电插塞121（如图6所示）时，所述导电插塞121与金属栅电极层105的导电性能较差，严重时甚至无法导电，影响了半导体器件的稳定性能。
经过进一步研究，发明人发现，所述保护层113的材料通常为氧化硅或氮氧化硅等，形成保护层113（请参考图3）时不可避免的会将第二开口（请参考图2）底部的金属钨氧化，而上述半导体器件的性能不稳定主要是由氧化钨难以被去除所引起的，可以在形成保护层113前，首先在金属栅电极层105表面覆盖金属层，由于形成金属层的过程中通常没有氧气介入，形成金属层时所述金属栅电极层不会被氧化，而且后续形成保护层113时，由于有金属层的保护，所述金属栅电极层105（如图3所示）也不会被氧化。基于此，发明人提供了一种半导体器件及其形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图7-11对本发明的具体实施方式做详细的说明。
请参考图7，提供半导体衬底200，所述半导体衬底200表面形成有层间介质层201以及贯穿所述层间介质层201的开口（未标示），所述开口底部形成有栅极结构，所述栅极结构包括：形成于所述开口底部的高K介质层203，和形成于所述高K介质层203表面的金属栅电极层205，且所述金属栅电极层205表面与所述层间介质层201表面齐平。
所述半导体衬底200用于为后续工艺提供平台，所述半导体衬底200的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，用于形成的半导体器件为MOS管，所述半导体衬底200的材料为单晶硅。
需要说明的是，在本发明的其他实施例中，所述半导体器件还可以为鳍式场效应管，所述半导体衬底200用于形成鳍部，在此不再赘述。
所述层间介质层201用于隔离相邻的半导体器件。所述层间介质层201的材料为氧化硅、氮氧化硅、氮化硅等。所述层间介质层201的形成工艺为沉积工艺，例如化学气相沉积工艺，在此不再赘述。
在本发明的实施例中，在形成所述层间介质层201前，还包括以下步骤：形成位于所述半导体衬底200表面的伪栅极结构（未图示）；形成位于所述伪栅极结构侧壁的侧墙207；形成覆盖所述半导体衬底200、伪栅极结构和侧墙207的层间介质薄膜；平坦化所述层间介质薄膜直至暴露出伪栅极结构和侧墙207。其中，所述侧墙207的材料为氧化硅、氮化硅或氮氧化硅；所述伪栅极结构的材料为多晶硅，后续伪栅极结构会被去除形成开口。因此，所述开口的大小、形状和位置与伪栅极结构的大小、形状和位置相对应。
需要说明的是，本发明的实施例中，形成伪栅极结构后，形成层间介质层201前，还包括：以所述伪栅极结构为掩膜，在其两侧的半导体衬底200内形成源区210、漏区209。所述源区210、漏区209可以直接在半导体衬底200内掺杂形成，也可以：刻蚀半导体衬底200形成sigma形状的沟槽，然后向所述沟槽内形成具有掺杂离子的应力层后形成，在此不再赘述。
所述高K介质层203用于隔离半导体衬底200和金属栅电极层，所述高K介质层203的形成工艺为沉积工艺，例如物理气相沉积工艺，所述高K栅介质层204的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。本发明的实施例中，所述高K介质层203在去除伪栅极结构后形成，其覆盖所述开口的底部和侧壁。
需要说明的是，在本发明的其他实施例中，所述高K介质层203还可以在形成伪栅极结构前形成，后续去除伪栅极结构后，开口暴露出高K介质层203，在此不再赘述。
所述金属栅电极层205用于后续作为半导体器件的栅极，所述金属栅电极层205的材料为钨（W）。所述金属栅电极层205的形成步骤为：采用沉积工艺，例如物理气相沉积工艺，形成覆盖所述高K介质层203和层间介质层201的金属栅电极薄膜（未图示）；平坦化所述金属栅电极薄膜，直至暴露出层间介质层201，形成的金属栅电极层205与层间介质层201表面齐平。在此不再赘述。
需要说明的是，本发明的实施例中，还包括：形成位于所述高K介质层203和金属栅电极层205之间的功能层208。所述功能层208用于调节半导体器件的功函数，所述功能层208的形成工艺为沉积工艺，其材料为氮化钛、氮铝化钛、氮化钽或氮铝化钽中的一种或多种组合。
请参考图8，形成覆盖所述层间介质层201的光刻胶层（未图示），所述光刻胶层暴露出金属栅电极层205（图7所示）；以所述光刻胶层为掩膜，刻蚀部分厚度的金属栅电极层205，使刻蚀后的金属栅电极层205a表面低于所述开口表面。
所述光刻胶层用于后续工艺中作为掩膜，在此不再赘述。
刻蚀部分厚度的金属栅电极层205的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺采用的溶液为乙二醇和氢氟酸的混合溶液，乙二醇和氢氟酸的混合溶液中乙二醇的质量百分比浓度为94%~97%，氢氟酸的质量百分比浓度为4%~6％，采用乙二醇和氢氟酸的混合溶液刻蚀金属栅电极层205时，使得金属栅电极层205相对于层间介质层201和高K介质层203具有高的刻蚀选择比。
本发明的实施例中，由于高K介质层203覆盖开口的底部和侧壁，因此在去除部分高度的金属栅电极层205时，还需要去除部分高度的所述高K介质层203和功能层208，去除高K介质层203和功能层208时采用的工艺为湿法刻蚀工艺，湿法刻蚀工艺采用的溶液为稀释的乙二酸溶液，所述乙二酸溶液的质量百分比浓度为30%~60%，采用乙二酸溶液刻蚀高K介质层203和功能层208时，高K介质层203相对于侧墙207和金属栅电极层205具有高的刻蚀选择比。
需要说明的是，本发明的实施例中，还包括：在形成金属栅电极层205a后，去除所述光刻胶层。
请参考图9，形成覆盖所述金属栅电极层205a的金属层211，所述金属层211表面低于所述开口表面。
由于现有技术中用作形成金属栅电极层205a的钨的化学性质较为活泼，其极易在后续形成保护层时被氧化或氮化，形成难以被去除的物质，后续影响导电插塞与金属栅电极层205a的导电性，使得半导体器件的稳定性差。经过分析，发明人发现可以在形成保护层前，首先在金属栅电极层205a表面覆盖金属层211，由于形成金属层211的过程中通常没有氧气介入，形成金属层211时所述金属栅电极层205a不会被氧化，而且后续形成保护层时，由于有金属层211的保护，所述金属栅电极层205a也不会被氧化。
所述金属层211用于保护金属栅电极层205a在后续工艺中不被氧化或氮化。经过进一步研究，发明人发现，铝、钛或钛化钨即使被氧化或氮化，其氧化或氮化产物也较易被去除，不会影响后续工艺中导电插塞与金属栅电极层205a的导电性。因此，本发明的实施例中，所述金属层211的材料为铝、钛或钛化钨中的一种或多种组合。
所述金属层211的形成工艺为选择性沉积工艺或原子层沉积工艺。在本发明的一个实例中，所述金属层211的形成工艺为选择性沉积工艺，用于形成金属层211的金属原子仅形成在金属栅电极层205a表面，而不会形成在其他材料表面，节省了工艺步骤，且形成的金属层211的质量好。本发明的实施例中，所述选择性沉积工艺的工艺参数范围为：反应气体为三氟化氯（ClF3）和氩气（Ar），沉积压强为0.1托-1.0托，反应温度为80摄氏度-120摄氏度，偏压为5毫托-15毫托。形成的金属层211的质量较好。
在本发明的另一个实施例中，所述选择性沉积工艺为选择性化学气相沉积工艺。所述选择性化学气相沉积工艺的工艺参数范围为：反应物为Al(CH3)2H（即DMAH）和氢气，沉积压强为0.8托-1.5托，反应温度为150摄氏度-250摄氏度，偏压为8毫托-15毫托。可以在更短时间内形成的金属层211，且金属层211的质量好。
需要说明的是，在本发明的其他实施例中，考虑到所述金属层211形成于开口内，为使沉积的金属层211的质量更好，可采用原子层沉积工艺形成金属层211，其致密度更高，更易阻止后续形成保护层时金属栅电极层205被氧化或氮化，后续形成的半导体器件的性能更稳定。在此不再赘述。
为使金属层211保护金属栅电极层205的效果更好，对金属层211的厚度也具有一定的要求，既要较好的保护金属栅电极层205不被氧化或氮化，又要低于开口表面，即低于层间介质层201表面，以利于后续形成保护层。在本发明的实施例中，所述金属层211的厚度为2纳米-10纳米。
请参考图10，形成覆盖所述栅极结构的保护层213，所述保护层213与开口表面齐平。
所述保护层213用于后续刻蚀形成连接源区210、漏区209的导电插塞时，保护金属栅电极层205a不被损坏。所述保护层213的材料为氮化硅（SiN）、氮氧化硅（SiON）或氮碳氧化硅（SiOCN）。本发明的实施例中，所述保护层213的材料为氮化硅。
所述保护层213的形成步骤包括：形成覆盖所述金属层211、栅极结构、侧墙207和层间介质层201的保护薄膜；平坦化所述保护薄膜，直至暴露出层间介质层201和侧墙201表面，形成的保护层213与层间介质层201表面齐平。
所述保护层213的形成工艺为等离子体增强化学气相沉积工艺（PECVD），所述等离子体增强化学气相沉积工艺的沉积腔的压力为0.3~0.5托，所述沉积腔的压力大于现有的等离子体增强化学气相沉积工艺的沉积腔的压力（0.1~0.2托），在形成保护层213时，能形成不均匀的膜层，使得开口容易被封闭，从而在保护层213中形成空气隙215。
由于空气隙215位于金属栅电极层205上方的保护层213中，使得金属栅电极层205和源区210、漏区209之间产生漏电流的可能性减小，提高了半导体器件的稳定性。另外，由于所述保护层213和空气隙215位于半导体器件的源接触区（未标示）和漏接触区（未标示）之间，且位于所述金属栅电极层205的上方，降低了源接触区和漏接触区之间、以及金属栅电极层205a和源区210、漏区209的介质材料的介电常数，减小了源接触区和漏接触区之间、以及金属栅电极层205和源区210、漏区209的寄生电容，进一步提高了半导体器件的性能。
需要说明的是，请参考图11，图11为本发明实施例中半导体器件的形成过程的俯视结构示意图。后续形成第二插塞孔217时，去除的保护层213（图10所示）只是位于金属栅电极层205a上方的一部分，仍然有部分靠近侧墙207侧壁的保护层213a未被去除，此部分保护层213a中仍然具有空气隙215。
需要说明的是，本发明的实施例中，所述半导体器件的形成方法还包括：刻蚀源区、漏区209上方的层间介质层201，形成暴露出源区210、漏区209的第一插塞孔（未图示）；向所述第一插塞孔内填充导电材料，形成与层间介质层201表面齐平的第一导电插塞（未图示），所述第一导电插塞与源区210、漏区209连接；在形成与源区210、漏区209连接的第一导电插塞后，刻蚀去除所述保护层213、金属层211、以及金属层211中金属的氧化物或氮化物，形成第二插塞孔（未图示）；向所述第二插塞孔内填充导电材料，形成与层间介质层201表面齐平的第二导电插塞（未图示）。
需要说明的是，由于本发明实施例中金属层211、其氧化物或其氮化物极易被去除，因此形成的第二插塞孔内没有金属层211中金属的氧化物或氮化物残留，而是暴露出金属栅电极层205a表面。形成的第二导电插塞与金属栅电极层205a之间的导电性能好，提高了半导体器件的稳定性。
上述步骤完成之后，本发明实施例的半导体器件的制作完成。
本发明实施例形成半导体器件时，在形成保护层前，首先在金属栅电极层表面形成金属层，由于所述金属层、其氧化物或其氮化物易被去除，后续去除所述保护层和所述金属层、其氧化物或其氮化物时，所述金属层、其氧化物或其氮化物没有残留，形成的第二导电插塞直接与金属栅电极层相连，两者的导电性能好；并且，形成的保护层内形成有空气隙，可以有效减小源接触区和漏接触区之间、以及金属栅电极层和源区、漏区的寄生电容，进一步提高了半导体器件的性能。
相应的，请继续参考图10，发明人还提供了一种半导体器件，包括：
半导体衬底200；
位于所述半导体衬底200表面的层间介质层201；
贯穿所述层间介质层201的开口（未标示）；
位于所述开口底部的栅极结构，所述栅极结构包括：位于所述开口底部的高K介质层203，和形成于所述高K介质层203表面的金属栅电极层205a，且所述金属栅电极层205a表面低于所述开口表面；
覆盖所述金属栅电极层205a的金属层211，所述金属层211或其氧化物、或其氮化物极易被去除，其所述金属层211表面低于所述开口表面；
覆盖所述栅极结构的保护层213，所述保护层213与开口表面齐平。
其中，所述半导体衬底200用于作为MOS管的衬底或作为鳍式场效应管的鳍部。半导体衬底200的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本发明的实施例中，所述半导体器件用于形成MOS管。
所述层间介质层201用于隔离相邻的半导体器件，所述层间介质层201的材料为氧化硅、氮氧化硅、氮化硅等。
所述高K介质层203用于隔离半导体衬底200和金属栅电极层205a，所述高K栅介质层204的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。
所述金属栅电极层205a用于作为半导体器件的栅极，所述金属栅电极层205a的材料为钨（W）。
所述栅极结构还包括：位于所述高K介质层和金属栅电极层205a之间的功能层208；位于所述开口侧壁的侧墙207。其中，所述功能层208用于调节半导体器件的功函数，其材料为氮化钛、氮铝化钛、氮化钽或氮铝化钽中的一种或多种组合；所述侧墙207的材料为氧化硅、氮化硅或氮氧化硅。
所述金属层211用于保护金属栅电极层205a不被氧化或氮化。所述金属层211的材料为铝、钛或钛化钨中的一种或多种组合，所述金属层的厚度为2纳米-10纳米。
所述保护层213用于后续刻蚀形成连接源区210、漏区209的导电插塞时，保护金属栅电极层205a不被损坏。所述保护层213的材料为氮化硅（SiN）、氮氧化硅（SiON）或氮碳氧化硅（SiOCN）。本发明的实施例中，所述保护层213的材料为氮化硅。并且，所述保护层213内具有空气隙215，以减小源接触区和漏接触区之间、以及金属栅电极层205a和源区210、漏区209之间的寄生电容，进一步提高半导体器件的稳定性。
本发明的实施例中，半导体器件的结构简单，且半导体器件的金属栅电极层表面的金属层，所述金属层阻止了金属栅电极层在后续形成保护层时被氧化，并且，形成金属层的过程中没有氧气介入，形成金属层时所述金属栅电极层也不会被氧化。在后续形成连接金属栅电极层的导电插塞时，由于金属层、其氧化物或氮化物较易去除，形成的导电插塞与金属栅电极层之间的导电性能好，半导体器件的性能稳定。并且，本发明的实施例中，保护层内具有空气隙，有效减小了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区之间的寄生电容，进一步提高了半导体器件的性能。
综上，本发明实施例形成半导体器件时，在形成保护层前，首先在金属栅电极层表面形成金属层，所述金属层阻止了金属栅电极层在后续形成保护层时被氧化，并且，形成金属层的过程中没有氧气介入，形成金属层时所述金属栅电极层也不会被氧化。在后续去除所述保护层和所述金属层后，形成的第二导电插塞直接与金属栅电极层相连，两者的导电性能好，提高了半导体器件的稳定性能。
进一步的，形成的保护层内具有空气隙，所述空气隙降低了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区的介质材料的介电常数，减小了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区的寄生电容，进一步提高了半导体器件的性能。
本发明实施例的半导体器件的结构简单，采用本发明实施例的半导体器件，后续形成连接金属栅电极层的导电插塞时，由于金属层、其氧化物或氮化物较易去除，形成的导电插塞与金属栅电极层之间的导电性能好，半导体器件的性能稳定。
更进一步的，半导体器件的保护层内具有空气隙，有效减小了源接触区和漏接触区之间、以及金属栅电极层和源区、漏区之间的寄生电容，进一步提高了半导体器件的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (15)
1.一种半导体器件的形成方法，其特征在于，还包括：
提供半导体衬底，所述半导体衬底表面形成有层间介质层以及贯穿所述层间介质层的开口，位于所述开口两侧的半导体衬底内形成有源区和漏区，所述开口底部形成有栅极结构，所述栅极结构包括：形成于所述开口底部的高K介质层，和形成于所述高K介质层表面的金属栅电极层，且所述金属栅电极层表面低于所述开口表面；
形成覆盖所述金属栅电极层的金属层，所述金属层表面低于所述开口表面；
形成覆盖所述栅极结构的保护层，所述保护层与开口表面齐平；
形成连接所述源区和漏区的第一导电插塞；
形成第一导电插塞后，去除所述保护层和金属层，直至暴露出金属栅电极层表面；
去除所述保护层和金属层后，形成连接所述金属栅电极层的第二导电插塞。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属层的材料为铝、钛或钛化钨中的一种或多种组合。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属层的形成工艺为选择性沉积工艺或原子层沉积工艺。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述选择性沉积工艺的工艺参数范围为：反应气体为三氟化氯和氩气，沉积压强为0.1托-1.0托，反应温度为80摄氏度-120摄氏度，偏压为5毫托-15毫托。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述金属层的形成工艺为选择性化学气相沉积工艺。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述选择性化学气相沉积工艺的工艺参数范围为：反应物为Al(CH3)2H和氢气，沉积压强为0.8托-1.5托，反应温度为150摄氏度-250摄氏度，偏压为8毫托-15毫托。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属层的厚度为2纳米-10纳米。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层内形成有空气隙。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述保护层的形成工艺为等离子体增强化学气相沉积工艺，所述等离子体增强化学气相沉积工艺的沉积腔的压力为0.3托-0.5托。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氮化硅、氮氧化硅或氮碳氧化硅。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅电极层的材料为钨。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述高K栅介质层的材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构还包括：形成于所述高K介质层和金属栅电极层之间的功能层；形成于所述开口侧壁的侧墙。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述功能层的材料为氮化钛、氮铝化钛、氮化钽或氮铝化钽中的一种或多种组合。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为单晶硅衬底或绝缘体上硅衬底。
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