TWI511234B - 半導體結構及用於在鰭狀場效電晶體裝置之鰭狀結構間形成隔離的方法 - Google Patents
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- TWI511234B TWI511234B TW099131581A TW99131581A TWI511234B TW I511234 B TWI511234 B TW I511234B TW 099131581 A TW099131581 A TW 099131581A TW 99131581 A TW99131581 A TW 99131581A TW I511234 B TWI511234 B TW I511234B
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- 238000002955 isolation Methods 0.000 title claims description 89
- 238000000034 method Methods 0.000 title claims description 75
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000000151 deposition Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 19
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 5
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims 1
- 239000012808 vapor phase Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 69
- 235000012431 wafers Nutrition 0.000 description 26
- 239000000463 material Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 238000005137 deposition process Methods 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- DIOQZVSQGTUSAI-UHFFFAOYSA-N decane Chemical compound CCCCCCCCCC DIOQZVSQGTUSAI-UHFFFAOYSA-N 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- HCVDENZMQSPJRI-UHFFFAOYSA-N 3,3,4-triethyldodecane Chemical compound CCCCCCCCC(CC)C(CC)(CC)CC HCVDENZMQSPJRI-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Description
本發明大致關於半導體結構與用於製造半導體結構的方法，且尤係關於用於製造具有淺溝槽隔離(shallow trench isolation,STI)之塊體鰭狀場效電晶體(FinFET)裝置的方法
相較於傳統的平面金屬氧化半導體場效電晶體(MOSFET)(其利用習知的微影製造方法製造)，非平面FET(場效電晶體)包含有各種垂直電晶體結構，並且典型包含二個或多個平行形成的閘極結構。一種此種半導體結構為「FinFET(鰭狀場效電晶體)」，其名稱取自用以形成個別的閘極通道的多個薄矽「鰭片」，且典型寬度為數十奈米等級。
尤其，參照例示的先前技術中如第1圖所示具有FinFET組構的非平面MOS電晶體，FinFET裝置10通常包含兩個或多個平行的矽鰭狀結構(或簡稱為「鰭片」)12。然而，應了解到FinFET裝置可包含只有一個矽鰭狀結構。
鰭片是在共同的源極電極與共同的汲極電極之間延伸(第1圖中未圖示)。導電閘極結構16「包覆(wrap around)」在兩個鰭片的三側面上，並且以標準的閘極絕緣體18之層與鰭片分隔。鰭片可適當地摻雜以產生想要的、如技術領域中已知的FET極性，使得閘極通道是形成在相鄰於閘極絕緣體18之鰭片的附近表面。
鰭狀結構(以及FinFET裝置)可形成在半導體基板上。半導體基板可為塊體矽晶圓(鰭狀結構係從該塊體矽晶圓形成)，或可包括設置在支撐基板上的絕緣體上覆矽(SOI)。SOI晶圓包括矽氧化層，以及覆於該矽氧化層上之含矽材料層。鰭狀結構係從含矽材料層形成。鰭狀結構典型為利用習知光微影或非等向性蝕刻(例如反應性離子蝕刻(RIE)等等)而形成。
鰭狀結構之電性隔離是必須的，以求避免各種裝置之間的機電干擾(electromechanical interference；EMI)及/或寄生洩漏路徑(parasitic leakage path)。在塊體矽晶圓上隔離鰭狀結構特別麻煩，因為在鰭狀結構之間之塊體矽晶圓的矽會形成導通路徑。淺溝槽隔離(STI)是一種用以電性隔離電晶體或電性裝置的技術。典型的STI在半導體裝置製造期間係在電晶體形成之前先產生。習知的STI製程包含經由非等向性蝕刻(例如反應性離子蝕刻)而在半導體基板內產生隔離溝槽，以及利用化學氣相沉積(chemical vapor deposition；CVD)製程沉積一個或多個介電填充材料(例如矽氧化物)用以填充隔離溝槽。然後，所沉積的介電材料可藉由化學機械研磨(Chemical-Mechanical Polishing；CMP)製程平坦化，該化學機械研磨製程移除多餘的介電質並產生平面的STI結構，在FinFET裝置中，此經過平面化的氧化物接著需要被回蝕(etch back)，以在鰭狀結構之間形成5nm至20nm均勻厚的氧化物隔離，以及曝露鰭狀垂直側壁用於進一步的處理。此習知技術係難以控制，通常會造成介電層的厚度改變。此外，必須沉積比所需還多之用以提供隔離的介電層填充材料，以求允許回蝕(平面化)。
此外，在各個鰭狀結構之間的曝露半導體基板上的隔離區域(下文稱「隔離溝槽」)具有高的深寬比(aspect ratio)。深寬比是開口的深度與其寬度的比率。高深寬比隔離溝槽之填充是困難的。即使先進的氧化物化學氣相沉積(CVD)製程，例如先進的高密度電漿(High Density Plasma；HDP)或臭氧為基礎的TEOS(四乙基矽氧烷)製程，也不能可靠地填充這些高深寬比的隔離溝槽。這對於控制及產生FinFET裝置裡的電性隔離會造成問題。
此外，塊體矽晶圓缺乏能夠終止鰭片之蝕刻的蝕刻停止層。沒有此蝕刻停止層，蝕刻深度的變化率會造成鰭片高度的變化率。因為FinFET裝置之電流傳導量與鰭片之高度成比例，所以將鰭片高度變化率最小化很重要。
因此，希望提供用於在FinFET裝置之鰭狀結構之間形成隔離的方法。此外，希望提供可控制在鰭狀結構之間之高深寬比隔離溝槽的填充的方法，具有較少製程步驟、較少介電填充材料以及使塊體FinFET具有較少鰭片高度變化率。再者，透過本發明之後續的實施方式及所附申請專利範圍，並配合隨附圖式與此先前技術，本發明之其它期望的特徵與特性將變得顯而易見。
本發明提供在半導體基板中形成FinFET裝置的方法。根據一個例示實施例，一種用於形成FinFET裝置之方法包括從該半導體基板形成一個或多個鰭狀結構。鰭狀結構包含垂直側壁。形成該一個或多個鰭狀結構之步驟界定在該一個或多個鰭狀結構之間的曝露半導體基板上的隔離溝槽。氧化層係使用高密度電漿化學氣相沉積(High Density Plasma chemical Vapor Deposition；HDPCVD)製程而沉積在隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。在該隔離溝槽之底部的氧化層厚度比在該垂直側壁上的氧化層厚度厚。然後，該氧化層從該垂直側壁移除，並從該隔離溝槽移除該氧化層的一部分，以在該隔離溝槽中形成均勻厚的隔離氧化層。
根據另一例示實施例，一種用於在從塊體矽晶圓所形成之鰭狀結構之間形成隔離的方法係包括提供具有一個或多個鰭狀結構之塊體矽晶圓，在該一個或多個鰭狀結構之間具有隔離溝槽，並且各個鰭狀結構具有垂直側壁。氧化層係使用高密度電漿化學氣相沉積(HDPCVD)製程而沉積在塊體矽晶圓之各個隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。等向性地從垂直側壁蝕刻該氧化層以及從該隔離溝槽蝕刻該氧化層的至少一部分，以在隔離溝槽之底部形成均勻厚度的隔離氧化層並減低鰭片高度的變化率，其中該隔離氧化層形成鰭狀結構之間的隔離。
本發明也提供包含在一個或多個鰭狀結構之間具有淺溝槽隔離的塊體FinFET裝置之半導體結構。該塊體FinFET裝置包括具有一個或多個鰭狀結構之塊體矽晶圓，該一個或多個鰭狀結構之各者包含垂直側壁。溝槽係位在該一個或多個鰭狀結構之各者的塊體矽晶圓上。在溝槽底部之實質均勻厚的高密度電漿(HDP)氧化層形成淺溝槽隔離並界定實質均勻高度的鰭狀結構。
本發明之下列實施方式係本質上僅為例示，且並非意欲限制本發明或本發明之應用或使用。再者，也非意欲受到本發明上述之先前技術或下述之實施方式所限制。
根據本發明之例示實施例的方法係提供用於在塊體矽晶圓20上的一個或多個先前形成之鰭狀結構12之間形成隔離。形成該一個或多個鰭狀結構之步驟界定在該一個或多個先前形成之鰭狀結構之間的曝露塊體矽晶圓20上的隔離溝槽22。鰭狀結構12包含垂直側壁。
鰭狀結構的形成通常使用習知的光微影(photolithographic)或異向性蝕刻(anisotropic etching)製程(例如，離子蝕刻(reactive ion etching,RIE)等)，然而，須知道本發明不限於任何形成鰭狀場效電晶體的鰭狀結構的方式。舉例來說，如本技術中已知，形成一個或多個鰭狀結構的步驟可包含生成芯軸(mandrels)(未示)及鄰接該芯軸的側壁的側壁間隔件28，移除該芯軸，以及使用側壁間隔件28作為蝕刻遮罩以蝕刻塊體矽晶圓20而從該蝕刻塊體矽晶圓20形成一個或多個鰭狀結構12。本文中根據例示性實施例所述的方法可應用於任何種類的鰭狀場效電晶體製程。
本文所使用的“塊體矽晶圓”包括單晶矽之單塊體。第2圖從剖面繪示了從其上形成數個鰭狀結構12之後的塊體矽晶圓20。第3圖與第2圖類似，不過塊體矽晶圓20包含事先形成與填入的深隔離溝槽24。如第2圖和3所示，鰭片高度在隔離之前在整個塊體矽晶圓不同。鰭狀結構12的頂部可包含墊氧化矽層26的一部份以及側壁間隔件28，側壁間隔件28在經過先前使用於形成鰭狀結構後餘留下來，並將在隔離形成期間用以保護鰭狀結構，且在雙閘極鰭狀場效電晶體的情形中亦當作閘極之間的隔離。在三閘極鰭狀場效電晶體裝置的情形中，該鰭狀結構頂部的該墊氧化矽層和側壁間隔件部份將在接下來敘述的後續製程中加以移除。從塊體矽晶圓形成的鰭狀場效電晶體裝置在本文稱為“塊體鰭狀場效電晶體裝置”。
根據本發明的一個例示性實施例，如第4圖所示，在塊體矽晶圓20上形成第2圖或3所示的一個或多個鰭狀結構12之間的隔離的方法包括以下步驟：用高密度電漿化學氣相沉積法(HDP-CVD或HDP)沉積氧化物以於塊體矽晶圓的隔離溝槽22底部中、及鰭狀結構12、墊氧化矽層26與側壁間隔件28的垂直側壁上形成氧化層30。HDP-CVD製程包括在沉積材料於基板(在本例中為塊體矽晶圓20)上，其通常在電容耦合之高密度電漿環境中以低於50m Torr之壓力在矽烷、氧氣以及惰性氣體(氬及/或氦)的混合物中進行沉積。亦可供應氫或其他種類氣體。電漿能量通常施加於上方之圓頂(dome)中的線圈以及晶圓夾盤本身。電漿能量係比例化成使得沉積對蝕刻的比例(deposition to etch ratio)達到2：1至6：1的狀態。對於本特定申請的HDPCVD而言，沉積速率低於每分鐘100nm以達成精確控制厚度及均勻度。
HDP沉積製程特別地在水平曝露表面上比起垂直表面上沉積更多氧化物。HDP沉積製程也使冠狀(cap)氧化層32形成於側壁間隔件的頂部。因此，比起垂直側壁上，更多氧化物沉積於隔離溝槽的底部中。隔離溝槽的底部中的氧化層的厚度大於垂直側壁上的氧化層的厚度，典型上係約為4：1或更高之比例。經氧化沉積後的結構的形貌/樣貌係如第4圖所示。
舉例來說，氧化層可由二氧化矽(SiO2
)形成。在一些實施例中，氧化層可由像是低介電常數(low-k)的介電材料形成，例如，SiCOH、SiC、SiCN、SiN、其他介電材料或其結合。
相較於其他沉積製程，HDP沉積製程係提供具有提升的高深寬比溝槽填入能力之氧化層30。HDP沉積製程亦因為在層沉積之同時產生濺鍍(因電漿的高密度而促成)，而提供提升的間隙填充特性。HDP沉積的濺鍍成分與沉積同時產生，並減緩了在特定位置的沉積，如在鰭狀結構的垂直側壁上。因此，HDPCVD的使用能使高深寬比隔離溝槽22中的氧化物沉積控制至預期的厚度，而不需要如習知淺溝槽隔離(STI)製程中將氧化物過度填入隔離溝槽中並予以回蝕(etch back)。用中度至低度之濺鍍對沉積比例(sputter to deposition ratio)來沉積氧化層，造成垂直側壁對底部覆蓋的厚度比例(vertical sidewall to bottom coverage thickness ratio)約為1：5。
在另一實施例中，可使用其他沉積製程及材料來形成形貌/樣貌類似於第4圖所示的結構。例如，除了習知HDPCVD SiO2
沉積中的原位濺鍍外還使用等向性蝕刻成份(或取代原位濺鍍而使用等向性蝕刻成份)的其他高密度電漿(HDP)或以電漿加強之製程。
接下來，根據本發明的例示性實施例，在一個或多個鰭狀結構之間形成隔離的方法包含下列步驟：從垂直側壁移除氧化物及從隔離溝槽22的底部中移除至少一部份氧化層30，以在隔離溝槽的底部中形成“隔離氧化層”，“隔離氧化層”具有實質均勻的厚度，如第5圖所示。移除氧化物的步驟包括等向性蝕刻氧化層。術語“隔離氧化層”係指在氧化沉積及蝕刻步驟後的隔離溝槽的底部中的實質均勻厚的氧化層。隔離氧化層的厚度約為5至15 nm厚。隔離溝槽的底部的氧化層的厚度大於垂直側壁上任何餘留的氧化層。
在一較佳實施例中，等向性蝕刻氧化層的步驟包括：使用高度可控制及精確化學氧化物移除製程，例如化學氧化物移除(COR)製程、SiconiTM
乾式化學蝕刻製程或使用緩衝氫氟酸的化學氧化物移除製程。COR製程選擇性蝕刻氧化層的表面。COR製程通常包含曝露氧化層30的表面至製程氣體，以及熱處理經化學處理過的氧化物表面層。COR製程包括曝露第4圖的結構至壓力30mTorr左右或以下的HF及氨的氣體或蒸氣混合物，較佳之壓力介於1至30mTorr。較佳者，將氨氣的流體速率設定成大於氟化氫氣體的流體速率，通常為3：1之比例。COR製程約在所謂的室溫(20℃至40℃左右)的溫度下進行，更典型的溫度為25℃左右。藉由施行COR製程，製程氣體會與氧化層反應，而產生揮發性氣體成份及揮發性錯合物(complex compound)。
可接著用習知技術中的熱處理加熱經COR製程處理的結構。揮發性錯合物熱分解成揮發性氣體成份以完全揮發，並接著從基板上加以移除。舉例來說，此結構較佳者在80℃至200℃左右的範圍中加熱。如上述，根據本實施例，後續施以COR製程及熱處裡以從鰭狀結構的垂直側壁移除氧化層並從塊體矽晶圓20的水平表面移除氧化層的至少一部份。
氧化層的移除可用等向性蝕刻製程，其包含但不限於使用真空腔體的乾式化學蝕刻製程，例如從Applied Material Inc. of Santa Clara供應的SiconiTM
腔體。此製程經由低溫、雙步驟乾式化學蝕刻製程選擇性移除沉積的氧化物。一般而言，第一步驟使用遠距離電漿源(remote plasma source)以從NF3
及NH3
產生NH4
F蝕刻劑種類，以極小化對基板的損傷。加入腔體中的蝕刻劑種類經由與氧化層30的反應在塊體矽晶圓表面凝結成固體副產物。在第二步驟中，用熱對流及射線加熱進行原位退火以分解副產物。當殘留物昇華，其可藉由輻射氣體從塊體矽晶圓表面移除，並排出腔體，以留下乾淨的塊體矽晶圓以供更進一步製造成鰭狀場效電晶體裝置。此製程提供高度選擇性乾式化學清潔以從矽中移除氧化物而無表面損傷並具穩定的蝕刻均勻度。
此外，等向性蝕刻氧化層的步驟包括用液態蝕刻劑濕式蝕刻氧化層。常見的液態蝕刻劑包括氫氟酸(HF)(通常用水稀釋、或用氟化氨稀釋及緩衝)等。
在等向性蝕刻步驟期間，氧化物係從垂直側壁及隔離溝槽的至少一部份加以移除。然而，由於用化學氧化物移除製程(例如COR及SICONITM
製程)以及用蝕刻劑(例如氫氟酸)移除氧化物非常具可控制性，而且在隔離溝槽22底部上的初始氧化層厚度遠超過在垂直側壁上的初始氧化層厚度，因此溝槽底部的隔離氧化層的厚度足以用於一個或多個鰭狀結構間的橫向隔離。
相較於習知的回蝕技術，這些控制良好的等向性蝕刻製程使得從塊體矽晶圓邊緣向中心且橫跨鰭狀結構的STI高度(即隔離氧化層厚度)變化減少約四倍。隔離溝槽底部的隔離氧化層厚度實質上均勻，且在隔離氧化層上的鰭狀結構高度實質上均勻，即，鰭片高度變化率實質上減低，如第5圖所示。減低塊體鰭狀場效電晶體裝置中的鰭片高度變化率的能力特別重要，因為鰭狀場效電晶體裝置導通的電流量與與鰭片高度成正比。
在形成上述鰭狀結構間的隔離之後，例如在三閘極鰭狀場效電晶體的情形中，墊氧化矽層26、側壁間隔件28及鰭狀結構的頂部上的冠狀氧化層可用習知製程(未示)移除。此後，可進行習知的製造製程以完成第1圖所示的鰭狀場效電晶體裝置。形成閘極絕緣體18重疊於一個或多個鰭狀結構12之上，並沉積閘極電極形成材料(例如多晶矽)於閘極絕緣層上。圖案化閘極電極形成材料以形成如習知技術的至少一閘極電極16。閘極電極接著當作離子植入遮罩用，而且以自對準於閘極電極之方式將導電率決定離子(conductivity determining ion)植入鰭狀結構的曝露部份，以形成源極與汲極區域(第1圖未示)。熟習該技術者將理解，離子植入遮罩也能包含形成於閘極電極側邊上的側壁間隔件，並且可用數種離子植入形成源極與汲極電極。
雖已揭露塊體矽晶圓上的一個或多個鰭狀結構間的隔離，但本發明並不限於此。絕緣層覆矽(SOI)晶圓上的鰭狀結構可用相同方式隔離。雖然未有繪示，隔離溝槽22可形成於SOI晶圓上的一個或多個鰭狀結構之間。
綜上所述，須了解的是：鰭狀場效電晶體裝置可形成有鰭狀結構間的電性隔離，可用較少的材料、用較佳的控制及更少的製程步驟加以改善隔離氧化物層厚度的的均勻度以造成對鰭狀場效電晶體裝置重要的更高的鰭狀高度均勻度。
上述詳細說明中已呈現至少一例示性實施例，須了解的是仍存在大量的各種變化。亦須了解的是，例示性實施例或更多例示性實施例僅為例子，並未意圖以任何方式限制本發明的範圍、應用或組構。然而，上述詳細說明將提供習知本技術者指示以實施本發明的例示性實施例，須了解的是在不脫離本發明後續申請專利範圍及其法律上等效者所述的範圍下可對功能和元件安排上的進行各種變化。
10．．．FinFET裝置
12．．．鰭狀結構
16．．．閘極電極
18．．．閘極絕緣體
20．．．塊體矽晶圓
22．．．隔離溝槽
24．．．深隔離溝槽
26．．．墊氧化矽層
28．．．側壁間隔件
30．．．氧化層
32．．．冠狀氧化層
以下將配合圖式敘述本發明，其中相同的元件符號表示相似的元件。
第1圖係先前技術中所用之例示FinFET結構的等角示意圖；
第2圖係以剖面圖說明先前已在鰭狀結構之間形成有隔離溝槽之塊體矽晶圓；
第3圖係以剖面圖說明具有事先形成之深隔離溝槽的第2圖的塊體矽晶圓；以及
第4至5圖係以剖面圖說明根據本發明之實施例之在塊狀FinFET裝置之鰭狀結構之間形成隔離的方法。
12．．．鰭狀結構
20．．．塊體矽晶圓
26．．．墊氧化矽層
28．．．側壁間隔件
30．．．氧化層
32．．．冠狀氧化層
Claims (14)
- 一種用來在半導體基板中形成鰭狀場效電晶體裝置的方法，包括下列步驟：從該半導體基板形成鰭狀結構，該鰭狀結構包含垂直側壁，形成該鰭狀結構的該步驟在該一個或多個鰭狀結構之間的所曝露的半導體基板上界定隔離溝槽；在該隔離溝槽的底部中之水平曝露表面上和該鰭狀結構的該垂直側壁之垂直表面上沉積氧化物以形成氧化層，該隔離溝槽的該底部中的該氧化層具有大於該垂直側壁上的該氧化層的厚度；以及從該垂直側壁移除該氧化層以及從該隔離溝槽移除至少一部分該氧化層，以在該隔離溝槽中形成均勻厚的隔離氧化層。
- 如申請專利範圍第1項所述的方法，其中，該半導體基板包括塊體矽晶圓。
- 如申請專利範圍第2項所述的方法，其中，在該隔離溝槽的該底部中沉積該氧化層的步驟包括以約4：1或更高的比例將較多的氧化物沉積在該鰭狀結構之間的所曝露的塊體矽晶圓的水平表面上，而將較少的氧化物沉積在該鰭狀結構的垂直側壁上。
- 如申請專利範圍第3項所述的方法，其中，沉積該氧化層的步驟包括使用濺鍍對沉積比例的高密度電漿化學氣相沉積(HDPCVD)製程，以在垂直側壁和底部覆蓋造成1：5的厚度比例。
- 如申請專利範圍第1項所述的方法，其中，該隔離氧化層在該隔離溝槽的底部的厚度介於約5nm至約15nm。
- 如申請專利範圍第1項所述的方法，其中，移除氧化物的步驟包括等向性地從該垂直側壁蝕刻該氧化層及從該隔離溝槽蝕刻一部分該氧化層。
- 如申請專利範圍第6項所述的方法，其中，等向性地蝕刻該氧化層的步驟包括使用化學氧化物移除製程。
- 如申請專利範圍第7項所述的方法，其中，使用化學氧化物移除製程的步驟包括使用化學氧化物移除(COR)製程、SiconiTM 化學蝕刻製程和濕蝕刻製程的其中之一。
- 如申請專利範圍第1項所述的方法，其中，該鰭狀結構之頂部包含墊氧化矽層及側壁間隔件，且其中，沉積該氧化物包括沉積該氧化物以在塊體矽晶圓之隔離溝槽的底部中及該鰭狀結構、墊氧化矽層與側壁間隔件的垂直側壁上形成該氧化層。
- 一種用來在鰭狀結構之間形成隔離的方法，該一個或多個鰭狀結構是從塊體矽晶圓所形成，該方法包括下列步驟：提供塊體矽晶圓，該塊體矽晶圓具有從該塊體矽晶圓所形成的鰭狀結構，該一個或多個鰭狀結構之間有隔離溝槽，並且，各該鰭狀結構具有垂直側壁；使用高密度電漿化學氣相沉積(HDPCVD)製程，在該塊體矽晶圓的各該隔離溝槽的底部中及該鰭狀結構的該垂直側壁上沉積氧化物以形成氧化層；以及 等向性地從該垂直側壁蝕刻該氧化層以及在各該隔離溝槽中蝕刻至少一部分該氧化層，以在該隔離溝槽的底部中形成具有均勻厚度的隔離氧化層，該隔離氧化層在該鰭狀結構之間形成隔離，並降低該鰭狀結構在該隔離氧化層上方的高度的變化率。
- 如申請專利範圍第10項所述的方法，其中，沉積該氧化層的步驟包括以約4：1或更高的比例在所曝露的塊體矽晶圓的水平表面沉積較多的氧化物，而在該鰭狀結構的該垂直側壁上沉積較少的氧化物。
- 如申請專利範圍第10項所述的方法，其中，該隔離氧化層的厚度介於約5nm至約15nm。
- 如申請專利範圍第10項所述的方法，其中，等向性地蝕刻該氧化層的步驟包括使用化學氧化物移除製程。
- 一種具有淺溝槽隔離的塊體鰭狀場效電晶體裝置，該淺溝槽隔離是在鰭狀結構之間，該塊體鰭狀場效電晶體裝置包括：塊體矽晶圓，具有鰭狀結構，各該鰭狀結構包含垂直側壁；溝槽，位於各該鰭狀結構之間的該塊體矽晶圓上；以及該溝槽的底部中的均勻厚的高密度電漿(HDP)氧化層，該高密度電漿氧化層形成淺溝槽隔離並且界定具有均勻高度的鰭狀結構。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/562,849 US9257325B2 (en) | 2009-09-18 | 2009-09-18 | Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201130087A TW201130087A (en) | 2011-09-01 |
| TWI511234B true TWI511234B (zh) | 2015-12-01 |
Family
ID=43755898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099131581A TWI511234B (zh) | 2009-09-18 | 2010-09-17 | 半導體結構及用於在鰭狀場效電晶體裝置之鰭狀結構間形成隔離的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9257325B2 (zh) |
| CN (2) | CN105428304B (zh) |
| TW (1) | TWI511234B (zh) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20130020640A1 (en) * | 2011-07-18 | 2013-01-24 | Chen John Y | Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same |
| US8609480B2 (en) | 2011-12-21 | 2013-12-17 | Globalfoundries Inc. | Methods of forming isolation structures on FinFET semiconductor devices |
| US8946027B2 (en) | 2012-02-07 | 2015-02-03 | International Business Machines Corporation | Replacement-gate FinFET structure and process |
| CN103515230B (zh) | 2012-06-19 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US8658536B1 (en) * | 2012-09-05 | 2014-02-25 | Globalfoundries Inc. | Selective fin cut process |
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2009
- 2009-09-18 US US12/562,849 patent/US9257325B2/en active Active
-
2010
- 2010-09-17 TW TW099131581A patent/TWI511234B/zh active
- 2010-09-19 CN CN201510761226.8A patent/CN105428304B/zh not_active Expired - Fee Related
- 2010-09-19 CN CN2010102883190A patent/CN102024743A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US9257325B2 (en) | 2016-02-09 |
| CN105428304B (zh) | 2020-12-29 |
| CN102024743A (zh) | 2011-04-20 |
| US20110068431A1 (en) | 2011-03-24 |
| CN105428304A (zh) | 2016-03-23 |
| TW201130087A (en) | 2011-09-01 |
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