JP5145247B2 - トレンチアイソレーション構造を製造する方法 - Google Patents

Description

本発明の一実施形態は、集積回路の製造に関する。より詳しくは、本発明の実施形態は、集積回路構成要素間にアイソレーション構造を提供することに関する。

マイクロ電子集積回路は、シリコンウェーハなどのマイクロ電子基板内および上に回路構成要素を化学的および物理的に形成することにより形成される。これらの回路構成要素は、一般的に導電性を有し、また、異なる導電型を有し得る。したがって、このような回路構成要素を形成するときは、互いに電気的に絶縁していることが重要であり、絶縁された回路構成要素間の電気通信は、不連続な電気トレースを介してなされる。

集積回路の製造において用いられるアイソレーション方式の１つにシャロー・トレンチアイソレーション（ＳＴＩ）がある。ＳＴＩでは、誘電体で満たされた浅いトレンチがトランジスタなどの隣接する回路構成要素と電気的に分離している。例えば、ＳＴＩは、０．２５ミクロン以下の微細構成に対して好適なアイソレーション構造であることが当業者であれば理解できよう。

図１１に示されるように、ＳＴＩ構造を形成すべく、シリコン含有基板などのマイクロ電子基板２０２が設けられる。マイクロ電子基板２０２の上には次のトランジスタの製造に用いられ得るパッド酸化物２０４、および、次の処理ステップに用いられる窒化シリコンなどのストップ層２０６が形成される。図１２に示すように、チャネルまたはトレンチ２０８は、パッド酸化物２０４およびストップ層２０６を介し基板２０２内に形成される。トレンチ２０８は、これらに限定されないが、リソグラフィ、イオンミリング、および、レーザアブレーションなどの既知の技術により作製され得る。

図１３に示すように、トレンチの側壁スペーサ２１２がトレンチ２０８（図１２参照）内に形成される。トレンチの側壁スペーサ２１２は、これらに限定されないが、物理蒸着、化学蒸着、および、原子層蒸着などの任意の既知の技術により形成され得る。マイクロ電子基板２０２がシリコンを含有する場合、トレンチの側壁スペーサ２１２は、酸化シリコンがトレンチの側壁スペーサ２１２として形成されるように、酸素中でマイクロ電子基板２０２を加熱することにより形成され得る。

図１４に示すように、トレンチ２０８（図１２参照）は、誘電材料２１４で実質的に満たされる。その後、図１５に示すように、トレンチ２０８（図１２参照）の外側にある誘電材料２１４は、エッチングまたはケミカルメカニカルポリシングによるプラナリゼーションなどにより取り除かれる。ストップ層２０６は、ケミカルメカニカルポリシングが用いられた場合にはバリアおよび／またはハードストップとして、または、エッチングが用いられた場合には、エッチストップとして機能する。その後、ストップ層２０６が除去されることにより、図１６に示すような、パッド酸化物２０４がストップ層として機能するアイソレーション構造２１８が形成される。ストップ層２０６が除去されることにより、マイクロ電子基板２０２の上の誘電材料２１４の大部分も除去されることに留意されたい。

マイクロ電子産業において、集積回路構成要素をより高性能に、低コストに、小型化し、集積回路の実装密度をより高めることは進行中の目的である。これらの目標を達成すべく、マイクロ電子構成要素は、より小さくなっており、トレンチ２０８（図１７参照）の平均幅２２２も減少している。トレンチ幅２２２を減少させることはパフォーマンスおよびコストの面から見ても望ましいのであるが、そうするとアスペクト比（トレンチ幅２２２に対するトレンチ深さ２２４)が高くなりすぎ、図１７に示すような予測不可能なアイソレーションの空隙をもたらす。これらの空隙２２６は、図１３の処理ステップの後、誘電材料２１４を堆積する間に形成される。さらに、トレンチがより小さく作製されてより多くの占有面積がトランジスタの拡散のために使用される場合、それぞれの世代でますます重要になってきているナローＺ（narrow-Z）トランジスタは、非常に良好なパフォーマンスを示す。

その後、図１８に示すように、トレンチ２０８の外側にある誘電材料２１４は、エッチング、または、ケミカルメカニカルポリシングによるプラナリゼーションなどにより除去される。ストップ層２０６は、バリアおよび／またはハードストップとして機能する。そして、図１９に示すように、ストップ層２０６が除去されることにより、アイソレーション構造２２８が形成される。ストップ層２０６が除去されるとマイクロ電子基板２０２の上にある誘電材料２１４の大部分も除去されることに留意されたい。

図２０に示すように、一般的に、トレンチ２０８（図１７参照）のアスペクト比が高くなるほど、空隙２２６が形成される傾向が高くなる（図２０ではアスペクト比は左から右へと減少している）。当業者であれば、トレンチ側の角度を増大させることにより同じ効果を得られる（すなわち、側壁が垂直になるほどトレンチは誘電材料内に空隙を作りやすくなる）ことが理解できよう。トレンチ深さ２２４がトレンチ幅２２２に比例して減少する場合はこのような空隙２２６ができるのを防ぐことができることを理解されたい。しかしながら、トレンチ深さ２２４が減少すると、アイソレーション電流の漏れが過剰になる。

図２１に示すように、アイソレーション構造２２８内の空隙２２６は、誘電材料２１４の堆積の間、または、次のプロセスの間に表面化し得る（すなわち、誘電材料２１４内に開口を形成する）。このことにより、導電材料で空隙２２６を満たした場合、次の処理ステップのための面微細形状が不均一になり、トランジスタノード間の短絡を生じせしめ得ることが当業者であれば理解できよう。

したがって、トレンチアイソレーション構造内に表面空隙が形成されることを抑制するかまたは実質的になくす一方でトレンチ幅を減少させ、なお必要な電気的アイソレーションをもたらすであろうトレンチ構造の開発は有益である。

明細書は、本発明とみなされる明細書の個々の部分を指摘して権利を主張するための請求項の範囲で締めくくられるが、本発明の利点は、添付の図面と共に以下の本発明の詳細な説明でさらに容易に確認できるであろう。

本発明における、パッド酸化物およびストップ層がその上部に形成されたマイクロ電子基板の側面断面図を示す。

本発明における、図１のマイクロ電子基板内に形成されたトレンチの側面断面図を示す。

本発明における、図２のトレンチ内に形成されたトレンチ側壁スペーサの側面断面図である。

本発明における、マイクロ電子基板を露出させるべく除去されているトレンチの底部に接するトレンチの側壁スペーサの側面断面図である。

本発明における、図４のマイクロ電子基板内に形成されたチャンバの側面断面図である。

本発明における、図４のトレンチの側壁層における開口を介しマイクロ電子基板内に形成されたチャンバの側面断面顕微鏡写真である。

本発明における、誘電材料により図５のトレンチを満たしている側面断面図である。

本発明における、ストップ層から誘電材料を除去した側面断面図である。

本発明における、ストップ層をパッド酸化物まで除去することによりアイソレーション構造を形成する側面断面図である。

本発明における、チャンバ領域内に空隙を有するアイソレーション構造の側面断面図を示す。

従来技術における、パッド酸化物およびストップ層が上部に形成されたマイクロ電子基板の側面断面図である。

従来技術における、図１１のマイクロ電子基板内に形成されたトレンチの側面断面図である。

従来技術における、図１２のトレンチ内に形成されたトレンチ側壁スペーサの側面断面図である。

従来技術における、図１３のトレンチを誘電材料で満たす側面断面図である。

従来技術における、ストップ層から誘電材料を除去する側面断面図である。

従来技術における、ストップ層をパッド酸化物まで除去することによりアイソレーション構造を形成する側面断面図である。

従来技術における、図１３のトレンチを誘電材料で満たし、誘電材料内には空隙が形成されている側面断面図である。

従来技術における、ストップ層から誘電材料を除去した側面断面図である。

従来技術における、ストップ層をパッド酸化物まで除去することによりアイソレーション構造を形成する側面断面図である。

従来技術における、さまざまなアスペクト比を有する誘電体で満たされたトレンチの側面断面顕微鏡写真である。

従来技術における、誘電材料内に形成された開口を有する空隙の側面断面図である。

以下の詳細な説明において、本発明が実行され得る特定の実施形態が添付の図面を参照して例示される。これら実施形態は、当業者が本発明を実行できるよう十分に記載される。本発明のさまざまな実施形態は、異なっていても必ずしも排他的であるというわけではない。例えば、一実施形態と関連してここに記載される特定の特徴、構造、または、特性は、本発明の趣旨および範囲を逸脱せずに他の実施形態内に実装し得る。また、それぞれ開示された実施形態内の個別の要素の位置および配置も、本発明の趣旨および範囲を逸脱せずに変更し得る。したがって、以下の詳細な説明は、限定の意味合いはなく、本発明の範囲は、添付の請求項によってのみ定義され、好ましくは、請求項の権利範囲のすべての均等物を伴い解釈される。図面では、同じ参照番号は、いくつかの図面を通じて同じまたは同様の機能を指している。

本発明の実施形態は、マイクロ電子デバイス用のマイクロ電子基板内におけるアイソレーション構造の作製に関する。アイソレーション構造の設計により、アイソレーション構造の誘電材料内の表面空隙の形成が抑制されるかまたは実質的になくなる。表面空隙は、トレンチ構造の開口と実質的に対向するチャンバまたはトレンチ構造の拡張部分を提供することにより抑制または回避される。

図１に示すように、アイソレーション構造を形成すべく、マイクロ電子基板１０２が提供される。マイクロ電子基板１０２は、シリコン、シリコンオンインシュレータ、ゲルマニウム、アンチモン化インジウム、テルル化鉛、砒化インジウム、燐化インジウム、砒化ガリウム、または、アンチモン化ガリウムのような材料を含み得る。マイクロ電子基板１０２を形成する材料のいくつかの例がここに記載されるが、マイクロ電子デバイスを形成する基礎となり得るいかなる材料も本発明の趣旨および範囲内に納まり得る。マイクロ電子基板１０２は、次のトランジスタの作製に用いられ得るパッド酸化物１０４と、次なる処理ステップに用いられる窒化シリコンなどのストップ層１０６とがその上部に形成される。

図２に示すように、チャネルまたはトレンチ１０８は、パッド酸化物１０４およびストップ層１０６を介しマイクロ電子基板１０２内に形成される。トレンチ１０８は、（マイクロ電子基板１０２におけるトレンチの開口１１６に対向する）少なくとも１つの側壁１１２および底部１１４を含む。トレンチ１０８は、これらに限定されないが、等方性リソグラフィ、イオンミリング、および、レーザアブレーションなどの任意の既知の技術により作製され得る。

その後、図３に示すように、トレンチの側壁スペーサ１２２は、トレンチ１０８内に形成され、トレンチの側壁１１２および底部１１４に実質的に接する。トレンチ側壁スペーサ１２２は、これらに限定されないが、物理蒸着、化学蒸着、および、原子層蒸着を含む任意の既知の技術により形成され得る。マイクロ電子基板１０２がシリコンを含む場合、トレンチ側壁スペーサ１２２は、酸化シリコンの層が（トレンチの側壁１１２および底部１１４にのみ接する）トレンチ側壁スペーサ１２２として形成されるよう、酸素中でマイクロ電子基板１０２を加熱することにより形成され得る。

トレンチ底部１１４に接するトレンチ側壁スペーサ１２２の一部は、図４に示されるように実質的に取り除かれ、マイクロ電子基板１０２が露出する。トレンチ側壁スペーサ１２２の一部は、好ましくは、非等方性エッチングなどの既知の任意の手段により除去され得る。例えば、酸化シリコンを含むトレンチ側壁スペーサ１２２については、エッチングは、ガスを含む少なくとも１つのフルオロカーボンを用いるプラズマエッチングであり得ることが当業者であれば理解できよう。

その後、図５および６に示されるように、トレンチ１０８内のマイクロ電子基板１０２の露出した部分がエッチングされてマイクロ電子基板１０２内のチャンバ１３２が形成される。残りのトレンチ側壁スペーサ１２２は、トレンチ底部１１４からチャンバ１３２が形成されるようにトレンチの側壁１１２を保護する。トレンチ１０８およびチャンバ１３２は、以降まとめて底部拡張トレンチ１４０と称する。底部拡張トレンチ１４０のチャンバ１３２は、トレンチの開口１１６と対向する実質的に円弧状の部分１３４を好ましくは有する。一実施形態では、チャンバ幅１３６は、トレンチの底幅１３８より大きい。

シリコン含有マイクロ電子基板１０２については、チャンバ１３２は、選択的なウェットエッチングなどの選択的な等方性シリコンエッチング、または、前駆物質としてＮＦ_３またはＳＦ_６を用いるプラズマエッチングにより形成され得ることは、当業者には知られていよう。一実施形態では、室温で初期酸化物ブレークスルーエッチングのためにＳＦ_６で等方性プラズマエッチングし、続いて、同じく室温で、実質的に円弧状の部分１３４を形成するためにＮＦ_３でプラズマエッチングすることにより、図６に示すようなエッチングをなし得る。

図７に示すように、トレンチ１０８（図５参照）は、二酸化ケイ素などの誘電材料１４２で実質的に満たされる。一実施形態では、誘電材料は、シラン（ＳｉＨ４）および酸素（Ｏ２）を用い、およそ摂氏７５０度で高密度プラズマＣＶＤ法により蒸着されることにより、二酸化ケイ素（ＳｉＯ２）が形成される。高密度プラズマＣＶＤは、堆積とスパッタリングを同時に行う。材料が構造の隅部あたりに堆積していくとき、堆積物を削りながら効果的な充填を可能にする。

チャンバ１３２の実質的に円弧状の部分１３４により、実質的に円弧状の部分１３４からトレンチの開口１１６（図５参照）までの間が誘電材料１４２により実質的にＶ字形またはＵ字形の断面プロフィールを伴って満たされ、それによって空隙が形成される可能性が減少するかまたは実質的になくなる。このようにして、トレンチ開口１１６における小さなトレンチ幅を実現し、同様に、次に作製されるトランジスタのための活性領域として用いられるマイクロ電子基板１０２においてより大きな利用可能領域を実現することが、当業者であれば理解できよう。

その後、図８に示すように、底部拡張トレンチ１４０（図５を参照）の外側にある誘電材料１４２が、例えば、エッチングまたはケミカルメカニカルポリシングによるプラナリゼーションにより除去される。ストップ層１０６は、ケミカルメカニカルポリシングが用いられる場合には、バリアおよび／またはハードストップとして機能し、エッチングが用いられる場合には、エッチストップとして機能する。その後、図９に示すように、ストップ層１０６が除去されてアイソレーション構造１５０が形成され、パッド酸化物１０４がストップ層として機能する。ストップ層１０６が除去されることにより、マイクロ電子基板１０２の第１の表面１４４の上にある誘電材料１３６も実質的に除去され得ることに留意されたい。

さらに、図１０に示すように、底部拡張トレンチ１４０のチャンバ１３２は、チャンバ１３２内にある誘電材料１４２内に空隙１４６をもたらす傾向があり得る。これらの空隙１４６は、制御された方法において生成され、シリコン拡散面積にアイソレーションを生成する望ましくない圧縮応力を減少させ得る。アイソレーション構造１４０からの圧縮応力がないことは、高速スイッチングへと変換するＮＭＯＳ（ｘおよびｙ方向）およびＰＭＯＳ（ｙ方向）デバイス両方へのより高い可動性を有するトランジスタを結果として生じることは、当業者であれば理解できよう。このようにして形成された空隙１４６は、マイクロ電子基板の第１の表面１４４から比較的遠いので許容できる。したがって、上述のような微細構成および／または短絡に関わる問題を表面化しかつ発生させる可能性はないだろう。

本発明は、トレンチアイソレーション構造の作製に主に焦点を当てて説明されてきたが、本発明の教示および原理は、これに限定されず、さまざまなアイソレーション構造、および、さまざまなトレンチ充填プロセスに適用され得ることは言うまでもないことを理解されたい。

本発明の詳細な実施形態を説明してきたが、添付の請求項の範囲により定義される発明は、上述の説明に記載される特定の詳細に限定されず、本発明の趣旨または範囲を逸脱せずにさまざまな変更が可能であることは明らかである。

Claims (6)

1. アイソレーション構造を製造する方法であって、
   第１の表面を有するマイクロ電子基板を提供することと、
   前記マイクロ電子基板の第１の表面から前記マイクロ電子基板内へと延び、少なくとも１つの側壁と、前記マイクロ電子基板の第１の表面近傍にありＶ字形状断面プロフィールを有するトレンチ開口とを有するトレンチを形成することと、
   少なくとも１つの側壁の上および前記トレンチの底部にトレンチ側壁スペーサを堆積することと、
   前記トレンチの底部近傍の前記トレンチ側壁スペーサの一部を除去して、前記マイクロ電子基板の一部を露出させることと、
   前記マイクロ電子基板の前記露出された一部を等方的にエッチングして、前記マイクロ電子基板内の前記トレンチ開口に対向する前記トレンチの端部にチャンバを形成することと、
   前記マイクロ電子基板の表面に接し、かつ、Ｖ字形状の前記トレンチ開口を通じて前記第１の表面に延びている誘電材料を、前記チャンバ内に空隙を形成せずに充填し、前記チャンバおよび前記トレンチ内に堆積することと
   を含む方法。
2. 前記トレンチの底部に接する前記トレンチ側壁スペーサの一部を除去することは、前記トレンチ側壁スペーサに非等方性エッチングを施すことを含む、請求項１に記載の方法。
3. マイクロ電子基板を提供することは、シリコン含有マイクロ電子基板を提供することを含む、請求項１に記載の方法。
4. 前記露出したマイクロ電子基板をエッチングすることは、前記露出したマイクロ電子基板に選択的な等方性シリコンエッチングを施すこと含む、請求項３に記載の方法。
5. 前記露出したマイクロ電子基板に選択的な等方性シリコンエッチングを施すことは、前記マイクロ電子基板をプラズマエッチングすることを含む、請求項４に記載の方法。
6. 前記少なくとも１つの側壁の上および前記トレンチの底部にトレンチ側壁スペーサを堆積することは、酸素雰囲気下において前記マイクロ電子基板を加熱することすることを有する請求項１に記載の方法。

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