CN102315152A - 一种隔离区、半导体器件及其形成方法 - Google Patents

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Abstract

一种隔离区，所述隔离区包括嵌于半导体基底中的第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽包括第一侧壁、底壁和由所述底壁延伸并接于所述第一侧壁的第二侧壁，所述第一侧壁与所述半导体基底的法线间的夹角大于标准值。一种隔离区的形成方法，包括：在半导体基底上形成第一沟槽，所述第一沟槽的侧壁与所述半导体基底的法线间的夹角大于标准值；在所述侧壁上形成掩膜，利用所述掩膜在半导体基底上形成第二沟槽；形成绝缘层，以填充所述第一沟槽和所述第二沟槽。一种半导体器件及其形成方法，在所述半导体器件中，在承载用以形成源漏区的半导体层的第二凹槽和所述第一侧壁和所述第二侧壁之间夹有所述半导体基底材料。利于减少漏电。

Description

一种隔离区、半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种隔离区、半导体器件及其形成方法。
背景技术
当前，形成半导体器件的方法包括：首先，如图1和图2所示，在半导体基底10上形成有源区20和环绕所述有源区20的隔离区12；随后，如图3和图4所示，形成栅堆叠结构(所述栅堆叠结构包括栅介质层22，形成于所述栅介质层22上的栅极24以及环绕所述栅介质层22和所述栅极24的侧墙26，实践中，所述栅极上还形成有盖层，所述盖层通常为氮化硅，可防止所述栅极在操作过程中受损伤，为描述方便，本文件内的文字和附图中，不再标示所述盖层)，所述栅堆叠结构形成于所述有源区20上并延伸至所述隔离区12；再后，如图5和图6所示，以所述栅堆叠结构和所述隔离区12为掩膜，去除所述有源区20内部分厚度的所述半导体基底10，以形成凹槽30；最后，在所述凹槽30中生成半导体材料，以填充所述凹槽30，形成源漏区。
然而，如图7至图9所示，实践中发现，在所述源漏区32和所述隔离区12的交界处，形成有缝隙34；继而，如图10至图12所示，使得后续在所述源漏区32上形成接触区36(如金属硅化物层)时，所述接触区36易经所述缝隙34而到达结区，进而导致漏电。
发明内容
为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于减少漏电。
本发明提供的一种隔离区，所述隔离区包括第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽嵌于半导体基底中，所述第一凹槽包括第一侧壁、底壁和由所述底壁延伸并接于所述第一侧壁的第二侧壁，其中，所述第一侧壁与所述半导体基底的法线间的夹角大于标准值。
可选地，所述第一侧壁与所述半导体基底的法线间的夹角为5～20°。
可选地，在垂直于所述半导体基底的任一剖面上，所述第二侧壁与所述第一侧壁接于第一接点和第二接点，由所述第一接点至所述第二接点，所述第二侧壁与所述半导体基底的法线间的夹角增大。
一种半导体器件，所述半导体器件包含上述的隔离区，所述半导体器件还包括源漏区，所述源漏区包括第二凹槽和填充所述第二凹槽的半导体层，其中，所述第二凹槽与所述第一侧壁和第二侧壁之间夹有所述半导体基底材料。
可选地，所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为Si1-XGeX；对于NMOS器件，所述半导体层为Si:C。
一种隔离区的形成方法，包括：
在半导体基底上形成第一沟槽，所述第一沟槽的侧壁与所述半导体基底的法线间的夹角大于标准值；
在所述侧壁上形成掩膜，利用所述掩膜在半导体基底上形成第二沟槽；
形成绝缘层，以填充所述第一沟槽和所述第二沟槽。
可选地，所述侧壁与所述半导体基底的法线间的夹角为5°～20°。
可选地，在形成所述绝缘层之前，还包括：对所述第二沟槽执行刻蚀操作，以扩大所述第二沟槽。
一种半导体器件的形成方法，包括：
以上述的方法形成所述隔离区，所述隔离区用以间隔有源区；
在所述半导体基底上形成栅堆叠结构，所述栅堆叠结构贯穿所述有源区并延伸至所述隔离区；
以所述栅堆叠结构和所述隔离区为掩膜，在所述有源区内形成第三沟槽；
在所述第三沟槽中填充半导体层，以形成源漏区。
可选地，所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为Si1-XGeX；对于NMOS器件，所述半导体层为Si:C。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过增大所述第一侧壁(即，第一沟槽的侧壁)与所述半导体基底的法线间的夹角，可在所述隔离区的开口面积相同的前提下，使嵌入的所述隔离区的横截面积小于所述开口面积；而在后续步骤中，是以所述隔离区的开口为掩膜形成源漏区的，且在形成用以承载源漏区材料的槽时，采用各向异性刻蚀工艺，使得在所述隔离区的开口处，接于所述隔离区的所述有源区被去除，而在平行于所述半导体基底的任一截面上，由于所述隔离区横截面积减小，接于所述隔离区的所述有源区将不再被去除，即，嵌入的所述隔离区仍接于所述有源区材料(即所述半导体基底材料)，换言之，在所述槽和所述隔离区之间残留有所述半导体基底材料，即，所述槽的各壁均为所述半导体基底材料(其中，由于所述槽和所述隔离区之间残留有所述半导体基底材料，而使靠近所述隔离区的所述槽的侧壁由所述隔离区材料变更为所述半导体基底材料)，再在所述槽中以所述半导体基底材料为籽晶生长源漏区材料(所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为Si1-XGeX；对于NMOS器件，所述半导体层为Si:C)时，利于减少在形成的所述源漏区与所述隔离区的交界处形成缝隙的可能性；进而，由于缝隙的减少，还可在所述槽中形成所述源漏区材料时减少应力损失；
通过在垂直于所述半导体基底的任一剖面上，由所述第一接点至所述第二接点，所述第二侧壁与所述半导体基底的法线间的夹角增大，利于扩大由所述第二侧壁限定的区域的横截面积，继而，利用所述绝缘层填充所述区域进而形成所述隔离区时，利于增强隔离效果；或者，通过在形成所述绝缘层之前，对所述第二沟槽执行刻蚀操作，以扩大所述第二沟槽，可增加所述第二沟槽的横截面积，继而，以所述绝缘层填充所述第二沟槽时，利于增强隔离效果。
附图说明
下列各剖视图均为沿对应的俯视图中给出的剖线(AA’、BB’)切割已形成的结构后获得。
图1和图2所示为现有技术中形成有源区后的结构示意图；
图3和图4所示为现有技术中形成栅堆叠结构后的结构示意图；
图5和图6所示为现有技术中形成凹槽后的结构示意图；
图7至图9所示为现有技术中形成源漏区后的结构示意图；
图10至图12所示为现有技术中形成接触区后的结构示意图；
图13所示为本发明隔离区第一实施例的结构示意图；
图14所示为本发明隔离区第二实施例的结构示意图；
图15所示为本发明半导体器件实施例的结构示意图；
图16所示为本发明隔离区的形成方法第一实施例中形成第一沟槽后的结构示意图；
图17所示为本发明隔离区的形成方法第一实施例中形成第二沟槽后的结构示意图；
图18所示为本发明隔离区的形成方法第二实施例中形成第二沟槽后的结构示意图；
图19所示为本发明隔离区的形成方法第一实施例中形成绝缘层后的结构示意图；
图20所示为本发明半导体器件的形成方法实施例中形成隔离区后的结构示意图；
图21所示为本发明半导体器件的形成方法实施例中形成栅堆叠结构后的结构示意图；
图22所示为本发明半导体器件的形成方法实施例中形成第三沟槽后的结构示意图；
图23所示为本发明半导体器件的形成方法实施例中形成半导体层后的结构示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
如图13所示，本发明提供了一种隔离区，所述隔离区包括第一凹槽120和填充所述第一凹槽120的绝缘层140，所述第一凹槽120嵌于半导体基底100中，所述第一凹槽120包括第一侧壁122、底壁126和由所述底壁126延伸并接于所述第一侧壁122的第二侧壁124，其中，所述第一侧壁122与所述半导体基底100的法线(如图中虚线所标示)间的夹角大于标准值。
本文件内，所述标准值意指：实践中，在刻蚀所述凹槽120时，若设计要求所述凹槽120的侧壁与所述半导体基底100的法线间的夹角为α，但由于工艺或制程的需要(如存在工艺误差及为改善后续填充效果)，实际获得满足设计要求的所述夹角为α+Δα，此时，Δα即为标准值。
其中，在本实施例中，所述半导体基底100为硅衬底，在其他实施例中，所述半导体基底100还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述半导体基底100优选地包括外延层；所述半导体基底100也可以包括绝缘体上硅(SOI)结构。所述绝缘层140可为氮化硅、氮氧化硅或未掺杂的氧化硅。
在本实施例中，所述第一侧壁122与所述半导体基底100的法线间的夹角可以为5°～20°，如8°，10°或15°。可在隔离区的开口面积相同的前提下，使嵌入的所述隔离区的横截面积小于所述开口面积；继而在后续步骤中，可在用以承载源漏区材料的槽和所述隔离区之间残留有所述半导体基底100材料，即，使所述槽的各壁均为所述半导体基底100材料，利于减少在形成的所述源漏区与所述隔离区的交界处形成缝隙的可能性。
特别地，在所述隔离区的第二实施例中，本发明还提供了一种隔离区，在垂直于所述半导体基底100的任一剖面(作为示例，如图14所示的剖面)上，所述第二侧壁124与所述第一侧壁122接于第一接点1224和第二接点1242，由所述第一接点1224至所述第二接点1242，所述第二侧壁124与所述半导体基底100的法线间的夹角增大。利于扩大由所述第二侧壁124限定的区域的横截面积，继而，利用所述绝缘层140填充所述区域进而形成所述隔离区时，利于增强隔离效果。需说明的是，在垂直于所述半导体基底100的任一剖面上，所述第二侧壁124可具有弧形或折线(图未示)形等形貌。
如图15所示，本发明提供了一种半导体器件，所述半导体器件包含上述隔离区(以第二实施例为例)，所述半导体器件还包括栅堆叠结构(所述栅堆叠结构包括栅介质层102、形成于所述栅介质层102上的栅极104和环绕所述栅介质层102及所述栅极104的侧墙106，以利于减小寄生电容；在其他实施例中，所述侧墙106还可位于所述栅介质层102上且环绕所述栅极104)和源漏区(以嵌入式的源漏区为例)，其中，所述源漏区包括第二凹槽144和填充所述第二凹槽144的半导体层146，所述第二凹槽144与所述第一侧壁122和第二侧壁124之间夹有所述半导体基底100材料(如图中虚框所标示)。即，在形成用以承载源漏区材料的所述第二凹槽144时，所述第二凹槽144的各壁均为所述半导体基底100材料，再以所述半导体基底100材料为籽晶，利于在所述第二凹槽144中沿各方向均匀地生长用以形成所述源漏区的半导体层146，进而利于减少在形成的所述源漏区与所述隔离区142的交界处形成缝隙的可能性。
在所述半导体基底100为Si时，对于PMOS器件，所述半导体层可为Si1-XGeX(X的取值范围可为0.1～0.7，可以根据工艺需要灵活调节，如0.2、0.3、0.4、0.5或0.6，本文件内未作特殊说明处，X的取值均与此相同，不再赘述)；对于NMOS器件，所述半导体层可为Si:C(C的原子数百分比可以为0.2％～2％，如0.5％、1％或1.5％，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。需说明的是，所述半导体层可以是已完成离子掺杂的半导体材料，如，可以是N型或P型的Si1-XGeX或Si:C。所述离子掺杂操作可以在生成所述半导体材料182的过程中直接形成(如在生成所述半导体材料182的反应物中掺入包含掺杂离子成分的反应物)；也可以在生成所述半导体材料182后，再经由离子注入工艺形成，可采用任何传统的离子注入工艺执行所述离子掺杂操作，不再赘述。
采用上述材料形成所述源漏区，利于利用所述源漏区提供的应力调节半导体器件沟道区内的应力，以改善所述沟道区内载流子的迁移率；采用本发明提供的方法形成所述源漏区时，利于减少所述源漏区的应力损失。
本发明还提供了一种隔离区的形成方法，包括：
首先，如图16所示，在半导体基底200上形成第一沟槽220，所述第一沟槽220的侧壁222与所述半导体基底200的法线(如图中虚线所标示)间的夹角大于标准值。
所述半导体基底200为硅衬底，在其他实施例中，所述半导体基底200还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述半导体基底200优选地包括外延层；所述半导体基底200也可以包括绝缘体上硅(SOI)结构。
形成第一沟槽220的步骤包括：首先，在所述半导体基底200上顺次形成氧化硅(可采用热氧化工艺或淀积工艺形成)及氮化硅(可采用淀积工艺形成)；随后，在所述氮化硅上形成图形化的光致抗蚀剂层；再后，以所述图形化的光致抗蚀剂层为掩膜，图形化所述氮化硅和氧化硅，以形成硬掩膜224(即，为使结构清晰，图示的所述硬掩膜224包含氧化硅和形成于所述氧化硅上的氮化硅)；然后，去除所述图形化的光致抗蚀剂层；最后，利用所述硬掩膜224，刻蚀部分厚度的所述半导体基底200。
本发明的发明人认为，现有技术中，在源漏区和隔离区之间形成缝隙的原因在于：所述源漏区通过以半导体材料填充沟槽构成，所述半导体材料采用外延工艺生成；形成所述沟槽时以所述栅堆叠结构和所述隔离区为掩膜，即，形成所述沟槽后，将暴露所述隔离区的侧壁；换言之，所述沟槽的各壁中，既包括半导体基底材料，也包括所述隔离区的侧壁；而采用外延工艺生成所述半导体材料时，是以所述半导体基底材料为籽晶的，即，作为所述沟槽的壁的所述隔离区的侧壁无法提供所述籽晶；此外，本发明的发明人发现，所述半导体材料沿不同晶向的生长速率也不同，具体地，与(100)和(110)方向相比，所述半导体材料沿(111)方向的生长速率较慢；而实践中，通常垂直于所述半导体基底100的方向为(100)方向，而平行于所述半导体基底100的方向为(110)方向，则(111)方向斜交于(100)和(110)方向，即，由于所述半导体材料沿(111)方向的生长速率较慢，将使所述半导体材料在此方向上形成倾斜的侧面(沿(111)方向)，所述倾斜的侧面和所述隔离区的侧壁之间即形成缝隙。
由此，本发明的发明人认为，如果在所述隔离区的侧壁上保留或形成有所述半导体基底材料，换言之，增加所述沟槽的各壁中所述半导体基底材料所占的比例，即，通过补充具有不同晶向的所述半导体基底材料作为籽晶，以经补充的籽晶外延生长的半导体材料填充上述缝隙，利于减小甚至消除所述源漏区和所述隔离区间的缝隙，进而减少漏电。
在本实施例中，可采用刻蚀工艺形成所述第一沟槽220。所述侧壁222与所述半导体基底200的法线间的夹角可以为5°～20°，如8°，10°或15°。
随后，如图17所示，在所述侧壁222上形成掩膜240，利用所述掩膜240在半导体基底200上形成第二沟槽260。
所述掩膜240可为异于所述半导体基底200材料的任何半导体材料，如氮化硅、氮氧化硅或未掺杂的氧化硅；所述掩膜240材料可与后续填充所述沟槽而形成隔离区的绝缘层材料相同，如后续填充所述沟槽而形成隔离区的绝缘层材料为未掺杂的氧化硅时，所述掩膜材料可为未掺杂的氧化硅，利于本发明提供的技术方案与现有技术的兼容。所述掩膜240可采用选择性沉积工艺形成。可采用刻蚀工艺形成所述第二沟槽260。
在其他实施例中，还可包括：对所述第二沟槽260执行刻蚀操作，以扩大所述第二沟槽260。可采用各向同性或各向异性刻蚀工艺执行扩大所述第二沟槽260的操作。以采用各向同性刻蚀工艺执行所述扩大操作为例，如图18所示，此时，在垂直于所述半导体基底200的任一剖面(如图示剖面)上，所述第二沟槽260的侧壁262可具有弧形形貌；若采用各向异性刻蚀工艺执行所述扩大操作，所述第二沟槽260的侧壁可具有折线形形貌(图未示)。
对所述第二沟槽260执行刻蚀操作，以扩大所述第二沟槽260，可增加所述第二沟槽260的横截面积，继而，以绝缘层填充所述第二沟槽260时，利于增强隔离效果。
再后，如图19所示，形成绝缘层280，以填充所述第一沟槽220和所述第二沟槽260。
所述绝缘层280可为氮化硅、氮氧化硅或未掺杂的氧化硅。形成所述绝缘层280之前，去除或不去除所述掩膜240均可(本实施例中，以去除所述掩膜或所述掩膜材料与所述绝缘层材料相同时为例)。在进行后续步骤之前，所述硬掩膜224也将被去除。
本发明还提供了一种半导体器件的形成方法，包括：首先，如图20所示，以上述方法形成所述隔离区142(如上述隔离区第二实施例)，所述隔离区用以间隔有源区148；随后，如图21所示，在所述半导体基底100上形成栅堆叠结构(与前述半导体器件实施例中描述的相同，不再赘述)，所述栅堆叠结构贯穿所述有源区148并延伸至所述隔离区142；再后，如图22所示，以所述栅堆叠结构和所述隔离区为掩膜，在所述有源区内形成第三沟槽150；最后，如图23所示，在所述第三沟槽150中填充半导体层152，以形成源漏区。可采用各向异性刻蚀工艺形成所述第三沟槽150。所述半导体层152材料与前述半导体器件实施例中所描述的相同，不再赘述。
通过增大所述第一沟槽的侧壁与所述半导体基底的法线间的夹角，可在所述隔离区的开口面积相同的前提下，使嵌入的所述隔离区的横截面积小于所述开口面积；而在后续步骤中，是以所述隔离区的开口为掩膜形成源漏区的，且在形成用以承载源漏区材料的第三沟槽时，采用各向异性刻蚀工艺，使得在所述隔离区的开口处，接于所述隔离区的所述有源区被去除，而在平行于所述半导体基底的任一截面上，由于所述隔离区横截面积减小，接于所述隔离区的所述有源区将不再被去除，即，嵌入的所述隔离区仍接于所述有源区材料(即所述半导体基底材料)，换言之，在所述第三沟槽和所述隔离区之间残留有所述半导体基底材料，即，所述第三沟槽的各壁均为所述半导体基底材料，再以所述半导体基底材料为籽晶，利于在所述槽中沿各方向均匀地生长用以形成所述源漏区的半导体材料，进而利于减少在形成的所述源漏区与所述隔离区的交界处形成缝隙的可能性。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。

Claims (10)

1.一种隔离区，所述隔离区包括第一凹槽和填充所述第一凹槽的绝缘层，所述第一凹槽嵌于半导体基底中，所述第一凹槽包括第一侧壁、底壁和由所述底壁延伸并接于所述第一侧壁的第二侧壁，其特征在于：所述第一侧壁与所述半导体基底的法线间的夹角大于标准值。
2.根据权利要求1所述的隔离区，其特征在于：所述第一侧壁与所述半导体基底的法线间的夹角为5°～20°。
3.根据权利要求1所述的隔离区，其特征在于：在垂直于所述半导体基底的任一剖面上，所述第二侧壁与所述第一侧壁接于第一接点和第二接点，由所述第一接点至所述第二接点，所述第二侧壁与所述半导体基底的法线间的夹角增大。
4.一种半导体器件，所述半导体器件包含权利要求1至3中任一项所述的隔离区，所述半导体器件还包括源漏区，所述源漏区包括第二凹槽和填充所述第二凹槽的半导体层，其特征在于：所述第二凹槽与所述第一侧壁和第二侧壁之间夹有所述半导体基底材料。
5.根据权利要求4所述的半导体器件，其特征在于：所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为Si1-XGeX；对于NMOS器件，所述半导体层为Si:C。
6.一种隔离区的形成方法，其特征在于，包括：
在半导体基底上形成第一沟槽，所述第一沟槽的侧壁与所述半导体基底的法线间的夹角大于标准值；
在所述侧壁上形成掩膜，利用所述掩膜在半导体基底上形成第二沟槽；
形成绝缘层，以填充所述第一沟槽和所述第二沟槽。
7.根据权利要求6所述的方法，其特征在于：所述侧壁与所述半导体基底的法线间的夹角为5°～20°。
8.根据权利要求6所述的方法，其特征在于，在形成所述绝缘层之前，还包括：对所述第二沟槽执行刻蚀操作，以扩大所述第二沟槽。
9.一种半导体器件的形成方法，其特征在于，包括：
以权利要求6至8中任一项所述的方法形成所述隔离区，所述隔离区用以间隔有源区；
在所述半导体基底上形成栅堆叠结构，所述栅堆叠结构贯穿所述有源区并延伸至所述隔离区；
以所述栅堆叠结构和所述隔离区为掩膜，在所述有源区内形成第三沟槽，所述第三沟槽与所述隔离区之间夹有所述半导体基底材料；
在所述第三沟槽中填充半导体层，以形成源漏区。
10.根据权利要求9所述的方法，其特征在于：所述半导体基底材料为Si时，对于PMOS器件，所述半导体层为Si1-XGeX；对于NMOS器件，所述半导体层为Si:C。
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