KR20170011957A - 도핑된 격리 절연 층을 갖는 finfet - Google Patents

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Abstract

기판 위에 하나 이상의 핀들을 형성하는 단계, 및 하나 이상의 핀들 위에 격리 절연 층(isolation insulating layer)을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하기 위한 방법이 제공된다. 도펀트는 격리 절연 층 내로 도입된다. 도펀트를 함유하는 격리 절연 층은 어닐링되고, 산화물 층의 일부분은 핀들의 일부분을 노출시키도록 제거된다.

Description

도핑된 격리 절연 층을 갖는 FINFET{FINFET WITH DOPED ISOLATION INSULATING LAYER}
반도체 산업은 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용들을 쫓아 나노미터 기술 프로세스 노드들로 진보되어 왔으며, 제조 및 디자인 문제들로부터의 도전과제들은 핀 전계 효과 트랜지스터(FinFET, fin field effect transistor)와 같은 3차원 디자인들의 개발을 초래해 왔다. FinFET 디바이스들은 통상적으로 고 종횡비들을 갖고, 반도체 트랜지스터 디바이스들의 채널 및 소스/드레인 영역들이 형성되는 반도체 핀들을 포함한다. 게이트는 더 빠르고 더욱 신뢰성 있고 더 잘 제어되는 반도체 트랜지스터 디바이스들을 제작하기 위해 채널 및 소스/드레인 영역들의 표면적이 증가되는 이점을 이용하여 핀 구조물(예를 들어, 랩핑)의 측면들을 따라 그리고 그 위에 형성된다. 몇몇 디바이스들에서, 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 인화물(SiP) 또는 실리콘 탄화물(SiC)을 이용하는 FinFET의 소스/드레인(S/D) 부분들의 변형된(strained) 재료들은 캐리어 이동도를 향상시키는데 사용될 수 있다.
본 개시물의 일 실시예에서, 반도체 디바이스를 제조하기 위한 방법은, 기판 위에 하나 이상의 핀들을 형성하는 단계, 및 하나 이상의 핀들 위에 격리 절연 층(isolation insulating layer)을 형성하는 단계를 포함한다. 산소 반응성 도펀트가 격리 절연 층 내로 도입된다. 도펀트를 함유하는 격리 절연 층은 어닐링되고, 격리 절연 층의 일부분은 하나 이상의 핀들의 일부분을 노출시키도록 제거된다.
개시물의 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법은, 기판 위에 복수의 핀들을 형성하는 단계를 포함한다. 격리 절연 층은 핀들 위에 형성된다. 격리 절연 층은 인접한 핀들 사이의 트렌치들을 채운다. 산소 반응성 도펀트는 격리 절연 층 내로 도입된다. 도펀트를 함유하는 격리 절연 층의 제1 어닐링이 수행된다. 격리 절연 층은 평탄화된다. 격리 절연 층의 제2 어닐링이 수행되고, 핀들의 일부분을 노출시키도록, 격리 절연 층의 일부분이 제거된다.
개시물의 다른 실시예에서, 기판 위에 배치되는 하나 이상의 핀들을 포함하는 반도체 디바이스가 제공된다. 격리 절연 층은 하나 이상의 핀들에 인접하게 배치된다. 격리 절연 층은 산소 반응성 재료 도핑된 실리콘 산화물을 포함한다. 게이트 구조물은 하나 이상의 핀들의 제1 영역 상에 그리고 격리 절연 층 상에 배치되고, 소스/드레인 영역들은 하나 이상의 핀들의 제2 영역 상에 배치된다.
본 개시내용은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않으며, 단지 예시를 목적으로 사용된다는 것이 강조된다. 사실 상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 반도체 디바이스의 벤딩하는(bending) 핀들의 예를 예시한다.
도 2는 본 개시물의 실시예에 따른 핀 구조물(FinFET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 프로세스 흐름도이다.
도 3-13은 개시물의 실시예에 따른 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 예시적인 순차적 방법의 중간 스테이지들을 도시한다.
도 14는 본 개시물의 실시예에 따른 FinFET을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 프로세스 흐름도이다.
하기의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공하는 것으로 이해된다. 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 본 개시내용을 간략화하기 위해 하기에서 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으나, 디바이스의 원하는 특성들 및/또는 프로세스 컨디션들에 좌우될 수 있다. 또한, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐들이 제1 피쳐 및 제2 피쳐에 개재하여 형성될 수 있는 실시예들을 더 포함할 수 있다. 다양한 피쳐들은 간략화 및 명료성을 위해 상이한 축적으로 임의적으로 도시될 수 있다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 목적으로 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 디바이스는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 따라서 유사하게 해석될 수 있다. 또한, "~로 만들어진"이라는 용어는 "~을 포함하는" 또는 "~로 구성되는" 중 하나를 의미할 수 있다.
본 개시물의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 디바이스들의 예들은 반도체 디바이스들이다. 그러한 디바이스는 예를 들어, FinFET 디바이스이다. FinFET 디바이스는 예를 들어, P-타입 금속 산화물 반도체(PMOS) FinFET 디바이스 및 N-타입 금속 산화물 반도체(NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스일 수 있다. 하기의 개시내용은 본 출원의 다양한 실시예들을 예시하기 위한 FinFET 예를 포함할 것이다. 그러나, 출원은 구체적으로 청구되는 바를 제외하고, 디바이스의 특정 타입으로 제한되어서는 안 된다는 것이 이해된다.
핀 벤딩 및 결정 전위(crystal dislocation)는 FinFET 반도체 디바이스의 제조에서 주요한 수율 킬러(yield killer)이다. 핀 벤딩 및 결정 전위, 예컨대 실리콘 결정 전위는 고온 어닐링 동안 얕은 트렌치 격리(STI, hallow trench isolation) 산화물 수축(shrinkage)에 의하여 야기될 수 있다. 또한, 핀 벤딩/결정 전위는 고온 어닐링 동작들 동안 핀들의 산화에 의해 야기되는 핀들의 씨닝에 의해 더 나빠질 수 있다. 얕은 트렌치 격리 영역 내의 산소는 고온 어닐링 동안 실리콘 산화물을 형성하기 위하여 핀 구조물 상에 실리콘과 반응할 수 있다. STI 산화물 수축 및 핀 산화로 인한 인장 응력(tensile stress)의 조합은 용납할 수 없는 디바이스 수율을 초래할 수 있다.
반도체 디바이스(300)의 벤딩하는 핀의 예가 도 1에 도시된다. 반도체 기판(312) 상의 핀들(324)의 상부 부분들(350)은 고온 어닐링 동안의 얕은 트렌치 격리(322) 산화물 수축으로 인하여 벤딩될 수 있다. 핀 벤딩은 핀(324)의 양면들 상의 트렌치(326)에 의하여 인접한 핀들로부터 분리되는 핀들(324)에서보다 핀 어레이의 단부에 있는 핀들(324)에서 더 나빠질 수 있다. 핀들은 핀 벤딩이 핀 어레이의 단부에서의 핀들만큼 내부 핀들에 대해 심각하지 않도록, 인접한 핀들에 의하여 안정화될 수 있다.
고온 어닐링 이전에 안티몬, 비소, 게르마늄, 인듐 및 실리콘으로 구성된 그룹으로부터 선택된 하나 이상의 것들과 같은 큰 원자 종들로 STI 영역을 도핑하는 것은 핀 벤딩 및 결정 전위를 감소시킨다. 주입된 큰 원자 종들은 인장 응력보다는, STI 영역에 압축 응력을 발생시키고/발생시키거나 STI 영역에 인장 응력을 감소시킬 수 있다. 또한, 주입된 도펀트는 고온 어닐링 동안에 STI 영역에서 산소와 반응할 수 있고, 그에 의해 산소가 핀 표면을 산화시키고 핀을 저하시키는 것을 방지할 수 있다.
본 개시물의 실시예에 따른 핀 구조물(FinFET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 방법이 도 2에 예시된다.
예시적인 방법(100)은 기판 위에 하나 이상의 핀들을 형성하는 동작(102) 및 하나 이상의 핀들 위에 격리 절연 층을 형성하는 동작(104)을 포함한다. 격리 절연 층 내로 도펀트를 도입하는 동작(106)이 수행되고, 뒤이어 도펀트를 함유하는 격리 절연 층을 어닐링하는 동작(108)이 이어진다. 핀들의 일부분은 격리 절연 층의 일부분을 제거하는 동작(110)에서 노출된다.
일 실시예에 따라, 하나 이상의 핀들을 제조하기 위하여, 도 3에 예시된 바와 같이, 마스크 층(14)이 기판(12) 위에 형성된다. 마스크 층(14)은 예를 들어, 열적 산화 프로세스 및/또는 화학 기상 증착(CVD, chemical vapor deposition) 프로세스 중 하나 이상에 의하여 형성된다. 기판(12)은 예를 들어, 약 1 × 1015 cm-3 내지 약 2 × 1015 cm-3 범위의 불순물 농도를 갖는 p-타입 실리콘 기판이다. 다른 실시예들에서, 기판(12)은 예를 들어, 약 1 × 1015 cm-3 내지 약 2 × 1015 cm-3 범위의 불순물 농도를 갖는 n-타입 실리콘 기판이다. 몇몇 실시예들에서, 마스크 층(14)은 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층(16) 및 실리콘 질화물 마스크 층(18)을 포함한다.
대안적으로, 기판(12)은 게르마늄과 같은 다른 1원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들 및 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합물들을 포함할 수 있다. 일 실시예에서, 기판(12)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀들은 SOI 기판의 실리콘 층으로부터 돌출될 수 있거나, 또는 SOI 기판의 절연체 층으로부터 돌출될 수 있다. 후자의 경우에, SOI 기판의 실리콘 층은 핀들을 형성하는데 사용된다. 비정질 기판들, 예컨대 비정질 Si 또는 비정질 SIC, 또는 절연 재료, 예컨대 실리콘 산화물이 또한 기판(12)으로서 사용될 수 있다. 기판(12)은 불순물들로(예를 들어, p-타입 또는 n-타입 도전율) 적절히 도핑된 다양한 영역들을 포함할 수 있다.
패드 산화물 층(16)은 열적 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층(18)은 CVD, 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), 대기압 화학 기상 증착(APCVD, atmospheric pressure chemical vapor deposition), 저압 CVD(LPCVD, low-pressure CVD), 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD), 원자 층 증착(ALD, atomic layer deposition), 또는 물리 기상 증착(PVD, physical vapor deposition), 예컨대 스퍼터링 방법 및/또는 다른 프로세스들에 의하여 형성될 수 있다.
몇몇 실시예들에서, 패드 산화물 층(16)의 두께는 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층(18)의 두께는 약 2 nm 내지 약 50 nm의 범위이다. 마스크 패턴(20)이 추가로 마스크 층(14) 위에 형성될 수 있다. 마스크 패턴(20)은 예를 들어, 리소그래피 동작들에 의해 형성된 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴(20)을 사용함으로써, 패드 산화물 층(16) 및 실리콘 질화물 마스크 층(18)의 하드 마스크 패턴이 형성된다. 몇몇 실시예들에서, 하드 마스크 패턴의 폭은 약 5 nm 내지 약 40 nm의 범위이다. 특정 실시예들에서, 하드 마스크 패턴들의 폭은 약 7 nm 내지 약 12 nm의 범위이다.
에칭 마스크로서 하드 마스크 패턴을 사용함으로써, 도 4에 도시된 바와 같이, 기판(12)은 트렌치들(26)을 형성하기 위하여 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하는 트렌치 에칭에 의해 복수의 핀들(24) 내로 패터닝된다. 핀들(24)의 높이(H)는 약 20 nm 내지 약 300 nm의 범위이다. 특정 실시예들에서, 높이는 약 30 nm 내지 약 60 nm의 범위이다. 핀들(24)의 높이들이 균일하지 않을 때, 기판으로부터의 높이는 핀들(24)의 평균 높이들에 대응하는 평면으로부터 측정될 수 있다. 몇몇 실시예들에서, 핀들(24)의 폭(Wf)은 약 7 nm 내지 약 15 nm의 범위이다.
도 4에 도시된 바와 같이, 8개의 핀들(24)이 기판(12) 위에 배치된다. 그러나, 핀들의 개수는 8개로 제한되지 않는다. 겨우 하나의 핀이 그리고 8보다 많은 개수의 핀들이 존재할 수 있다. 또한, 하나 이상의 더미 핀들이 패터닝 프로세스들에서 패턴 신뢰성을 향상시키기 위해 핀들의 측면들에 인접하게 배치될 수 있다. 각각의 핀(24)의 폭은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 몇몇 실시예들에서, 인접한 핀들 사이의 트렌치들(26)의 폭(Wf)은 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 본 기술분야의 당업자는 그러나 설명 전반에 걸쳐 인용된 치수들 및 값들이 단지 예시적이며, 집적 회로들의 상이한 스케일들에 적합하도록 변화될 수 있음을 인식할 것이다.
이 실시예에서, FinFET 디바이스는 p-타입 FinFET이다. 그러나, 본 명세서에 개시된 기술들은 n-타입 FinFET에 또한 적용가능하다.
도 5에 도시된 바와 같이, 핀들(24)을 형성한 이후에, 격리 절연 층(22)이 핀들(24)과 위에 놓인 핀들(24) 사이에 트렌치들(26) 내에 형성되어, 핀들(24)이 격리 절연 층(22)에 매립된다. 격리 절연 층(22)은 또한 얕은 트렌치 격리(STI, shallow trench insulation)로서 지칭된다. STI는 특정 실시예들에서 하나 이상의 층들을 포함한다.
격리 절연 층(22)은 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동성 CVD에 의하여 형성된 실리콘 산화물, 실리콘 같은 절연 재료들의 하나 이상의 층들을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료들이 성막된다. 그들의 이름이 암시하는 바와 같이, 유동성 유전체 재료들은 고 종횡비를 갖는 갭들 또는 공간들을 채우기 위하여 성막 동안에 "흐를" 수 있다. 대개, 다양한 케미스트리들은 성막된 막이 흐르도록 허용하기 위해 실리콘 함유 프리커서들에 부가된다. 몇몇 실시예들에서, 질소 수화물 결합들이 부가된다. 유동성 유전체 프리커서들의 예들, 특히 유동성 실리콘 산화물 프리커서들은 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ, methyl silsesquioxane), 수소 실세스퀴옥산(HSQ, hydrogen silsesquioxane), MSQ/HSQ, 퍼하이드로실라잔(TCPS, perhydrosilazane), 퍼하이드로-폴리실라잔(PSZ, perhydro-polysilazane), 테트라에틸 오르소실리케이트(TEOS, tetraethyl orthosilicate), 또는 실릴-아민, 예컨대 트리실릴아민(TSA, trisilylamine)을 포함한다. 이들 유동성 실리콘 산화물 재료들은 복수 동작 프로세스에서 형성된다. 유동성 필름이 성막된 이후, 이것은 실리콘 산화물을 형성하기 위해 원치 않는 엘리먼트(들)를 제거하기 위하여 경화되고 그 후 어닐링된다. 원치 않는 엘리먼트(들)가 제거될 때, 유동성 막은 농후화되고(densify), 수축한다. 몇몇 실시예들에서, 복수의 어닐링 프로세스들이 수행된다. 유동성 필름은 경화되고, 두번 이상 어닐링된다. 유동성 필름은 붕소 및/또는 인으로 도핑될 수 있다. 몇몇 실시예들에서, 격리 절연 층(22)은 SOG, SiO, SiON, SiOCN 및/또는 불소-도핑된 실리케이트 글라스(FSG, fluoride-doped silicate glass)의 하나 이상의 층들에 의해 형성될 수 있다.
핀들(24) 위에 격리 절연 층(22)을 형성한 이후에, 산소 반응성 이온 원자 종들 도펀트(42), 예컨대 안티몬, 비소, 게르마늄, 인듐 또는 실리콘이 도 6에 도시된 바와 같이, 격리 절연 층(22)에 주입된다. 산소 반응성 큰 원자 종들(42)의 주입은 격리 절연 층에서 인장 응력을 감소시킬 수 있고, 또는 심지어 인장 응력에서 압축 응력으로 격리 절연 층 내의 스트레스를 변화시킬 수 있다. 뿐만 아니라, 도펀트 종들, 예컨대 안티몬, 비소, 게르마늄, 인듐 또는 실리콘의 주입은 격리 절연 층 내에 자유 산호를 반응시키기 위해 필요한 씨드에 주입된 종들을 제공할 수 있다. 특정 실시예들에서, 도펀트는 이온 주입에 의해 격리 절연 층 내로 도입된다.
도펀트는 약 1 x 1013 내지 1 x 1017 atoms/cm2의 선량 및 약 1 KeV 내지 80 KeV의 에너지에서 주입될 수 있다. 특정 실시예들에서, 디바이스(10)는 후속하여 약 20 내지 60분 동안 약 200 내지 650 ℃ 에서 어닐링되고, 뒤이어 약 0.5 내지 2 동안 약 1000 내지 1100 ℃에서 가열된다. 특정 실시예들에서, 도펀트는 Ge이고, 이것은 약 10 KeV 내지 35 KeV 의 에너지 및 약 1 x 1015 내지 1 x 1016 atoms/cm2의 선량에서 주입된다. 특정 실시예들에서, 도펀트는 Ge이고, 에너지는 약 30 KeV 내지 35 KeV이며, 선량은 약 2 x 1015 내지 5 x 1015 atoms/cm2이다. 다른 실시예에서, 도펀트는 Si이고, 에너지는 약 20 KeV 내지 30 KeV이며, 선량은 약 1 x 1015 내지 5 x 1015 atoms/cm2이다.
격리 절연 층(22)의 일부분을 제거하도록 평탄화 동작이 수행된다. 평탄화 동작은 도 7에 예시된 바와 같이, 화학 기계적 연마(CMP, chemical mechanical polishing) 및/또는 에치-백 프로세스를 포함할 수 있다. 평탄화 동작 이후에, 디바이스(10)는 약 20 내지 60분 동안 약 200 내지 650 ℃에서 제2 어닐링을 겪고, 뒤이어 약 0.4 내지 4 시간 동안 약 1100 내지 1100 ℃에서 가열될 수 있다. 어닐링 동작은 격리 절연 층(22)의 품질을 향상시킬 수 있다. 어닐링 동작들은 N2, Ar 또는 He 분위기와 같은 비활성 가스 분위기에서 수행될 수 있다.
큰 원자 종들의 주입의 결과, STI 영역은, 어닐링 동작들 이후에 인장 응력 보다는, 감소된 STI 영역 내의 인장 응력 및/또는 STI 영역 내의 압축 응력 중 어느 하나를 가질 수 있다.
마스크 층(14)은 제거될 수 있으며, 도 8에 도시된 바와 같이, 핀들(24)의 채널 영역(상부 부분)이 노출되도록, 격리 절연 층(22)의 상부 부분은 추가로 제거된다.
특정 실시예들에서, 마스크 층(14)의 제거 및 격리 절연 층(22)의 부분적인 제거는 적절한 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 절연 층(22)은 습식 에칭 프로세스에 의해, 예컨대, 불산(HF, hydrofluoric acid)내에 기판을 담금(dipping)으로써 제거될 수 있다. 반면에, 격리 절연 층(22)의 부분적인 제거는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 에칭 가스들로서 CHF3 또는 BF3를 사용하는 건식 에칭 프로세스가 사용될 수 있다. 특정 실시예들에서, 습식 에칭 동작 및 건식 에칭 동작의 조합이 사용된다.
격리 절연 층(22)으로부터 노출된 핀들(24)을 보여주는 디바이스(10)의 등각도(isometric view)가 도 9에 도시된다. 논의를 간략화하기 위해, 단 3개의 핀들만이 도 9에 도시된다. 핀들(24)의 노출된 부분들은 2개의 영역들을 포함한다. 핀(24)의 중앙 부분의 제1 영역(36)은 게이트 구조물이 형성될 위치이고, 핀(24)의 말단(peripheral) 부분들에 있는 제2 영역(38)은 소스/드레인 영역들이 형성될 위치이다.
특정 실시예들에서, 도 10에 도시된 바와 같이, 게이트 구조물(28)은 핀들의 제1 영역(36) 위에 형성된다. 게이트 구조물 형성 프로세스는 게이트 유전체(32)의 성막, 게이트 전극(30)의 성막, 게이트의 패터닝, 저농도 도핑 드레인(LDD, lightly doped drain) 주입, 및 어닐링의 동작들을 포함할 수 있다. 측벽 스페이서들(34)이 후속하여 게이트 구조물(28) 상에 형성되며, 소스/드레인 주입 및 어닐링이 수행된다. 도 11은 도 10의 라인(a-a)을 따라 취해진 단면이고, 핀들(24) 및 게이트 구조물(28)의 배열을 보여준다.
특정 실시예들에서, 게이트 유전체(32)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합물들과 같은 유전체 재료들의 하나 이상의 층들을 포함한다. 하이-k 유전체 재료의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물 및 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금을 포함한다. 몇몇 실시예들에서, 게이트 유전체(32)는 실리콘 이산화물로 이루어진 계면 층을 포함할 수 있다.
특정 실시예들의 게이트 전극(30)은 폴리실리콘을 포함하는 임의의 적절한 재료의 하나 이상의 층들을 포함하며, 게이트 전극 위에 형성된 하드 마스크를 포함할 수 있다. 하드 마스크는 SiO2, SiN 또는 SiCN을 포함하는 적절한 하드 마스크 재료로 이루어질 수 있다. 몇몇 실시예들에서, 게이트 유전체 층의 두께는 약 5 nm 내지 약 20 nm의 범위, 그리고 다른 실시예들에서 약 5 nm 내지 약 10 nm의 범위이다. 게이트 구조물은 계면 층들, 캡핑 층들, 확산/배리어 층들, 유전체 층들, 전도 층들, 및 다른 적절한 층들, 및 이들의 조합물들을과 같은 부가적인 층들을 포함할 수 있다. 폴리실리콘 이외에, 게이트 전극(30)은 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 재료들, 또는 이들의 조합물들을 포함하는 하나 이상의 금속 층들과 같이 임의의 다른 적절한 재료를 포함할 수 있다. 몇몇 실시예들에서, 게이트 전극 층의 두께는 약 50 nm 내지 약 400 nm의 범위이고, 약 100 nm 내지 200 nm의 범위일 수도 있다.
특정 실시예들에서, FinFET은 게이트 퍼스트(gate first) 방법 또는 게이트 라스트(gate last) 방법을 사용하여 제조될 수 있다. 하이-k 유전체 및 금속 게이트(HK/MG)를 사용하는 실시예들에서, 게이트 라스트 방법이 게이트 전극을 형성하기 위하여 이용된다. 게이트 라스트 방법에서, 더미 게이트가 형성되고, 더미 게이트는 후속하여 고온 어닐링 동작 이후에 더 나중의 동작에서 제거되고, 하이-k 유전체 및 금속 게이트(HK/MG)가 형성된다.
몇몇 실시예들에서, 측벽 스페이서들(34)이 소스/드레인 영역들과 같은 후속하여 형성된 도핑된 영역들을 오프셋하기 위하여 사용된다. 측벽 스페이서들(34)은 또한 소스/드레인 영역(접합부) 프로파일을 설계 또는 수정하기 위하여 사용될 수 있다. 측벽 스페이서들(34)은 적절한 성막 및 에칭 기법들에 의하여 형성될 수 있으며, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 적절한 재료들, 또는 이들의 조합물들을 포함할 수 있다.
측벽 절연 재료의 블랭킷(blanket) 층은 CVD, PCD, ALD 또는 다른 적절한 기법에 의하여 형성될 수 있다. 그 후, 게이트 구조물의 2개 주요 측면들 상에 측벽 절연 층들(스페이서들)(34)의 쌍을 형성하기 위하여 이방성 에칭이 측벽 절연 재료 상에 수행된다. 몇몇 실시예들에서, 측벽 절연 층들(34)의 두께는 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예들에서, 약 10 nm 내지 약 20 nm의 범위이다. 도 10에 도시된 바와 같이, 측벽 절연 층은 소스 및 드레인이 될 핀의 영역들 위에 형성되지 않을 수 있다.
도 12에 도시된 바와 같이, 게이트 구조물(28)로 커버되지 않는 핀들의 제2 영역(38)은 STI 영역(22) 위에 핀들의 부분을 제거하기 위하여 후속하여 에칭된다. 핀들의 제2 영역(38)을 제거하기 위하여 적절한 포토리소그래픽 및 에칭 기법들이 사용될 수 있다.
특정 실시예들에서, 도 13에 도시된 바와 같이, 융기된(raised) 소스/드레인 영역들(40)이 후속하여 핀들(24)의 에칭된 부분 위에 놓이도록 형성되어, FinFET 반도체 디바이스(10)를 제공한다. 융기된 소스/드레인 영역들은 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스들에 의하여 형성될 수 있어, Si 피쳐들, SiC 피쳐들, SiGe 피쳐들, SiP 피쳐들, SiCP 피쳐들, 또는 Si EPI 또는 다른 적절한 피쳐들 상의 III-V 족 반도체 재료가 핀들 상에 결정 상으로 형성된다. 에피택시 프로세스들은 CVD 성막 기법들(예를 들어, VPE(vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)), 분자 빔 에피택시 및/또는 다른 적절한 프로세스들을 포함한다.
개시물의 몇몇 실시예들에서, 소스/드레인 전극들은 각각의 소스/드레인 영역들에 접촉하여 형성된다. 전극들은 구리, 텅스텐, 니켈, 티타늄 등과 같은 적절한 도전성 재료로 형성될 수 있다. 몇몇 실시예들에서, 금속 실리사이드가 계면에서 전도도를 향상시키기 위해 도전성 재료 및 소스/드레인 계면에서 형성된다. 일 예에서, 다마신 및/또는 듀얼 다마신 프로세스가 구리 기반 다층 상호접속 구조물들을 형성하는데 사용된다. 다른 실시예에서, 텅스텐이 텅스텐 플러그들을 형성하는데 사용된다.
개시물의 실시예들에 따른 후속 프로세싱은 또한 FinFET 디바이스의 다양한 피쳐들 또는 구조물들을 연결하도록 구성되는, 다양한 콘택들/비아들/라인들 및 반도체 기판 상의 다층 상호접속 피쳐들(예를 들어, 금속 층들 및 층간 유전체들)을 형성할 수 있다. 예를 들어, 다층 상호접속부는 수직 상호접속부들, 예컨대 종래의 비아들 또는 콘택들, 및 수평 상호접속부들, 예컨대 금속 라인들을 포함한다.
특정 실시예들에서, 개별적인 소스/드레인 영역들이 통합된 소스/드레인 영역들과 FinFET 반도체 디바이스를 형성하기 위하여 함께 통합될 때까지, 소스/드레인 영역들의 에피택셜 성장은 계속된다.
반도체 디바이스를 제조하기 위한 다른 방법(200)이 도 14에 예시되며, 기판 위에 복수의 핀들을 형성하는 동작(202)을 포함한다. 핀들 위에 격리 절연 층을 형성하는 동작(204)이 수행된다. 격리 절연 층은 인접한 핀들 사이에 트렌치들을 채우고, 핀들이 격리 절연 층 내에 매립되도록 핀들을 커버한다. 큰 원자 종들로 격리 절연 층을 도핑하는 동작(206)이 수행되며, 제1 어닐링 동작(208)이 뒤따른다. 제1 어닐링 이후에, 격리 절연 층을 평탄화하는 동작(210)이 수행되고, 제2 어닐링 동작(212)이 뒤따른다. 핀들의 일부분을 노출시키도록 격리 절연 층의 일부분을 제거하는 동작(214)이 수행된다.
STI 영역 내의 큰 원자 산소 반응성 재료의 주입은, 고온 어닐링 단계들 이후에 인장 응력보다는, STI 영역 내의 압축 응력을 발생시키고/발생시키거나, STI 영역 내에 인장 응력을 감소시킬 수 있다. 또한, 주입된 도펀트는 고온 어닐링 동안에 STI 영역 내의 산소와 반응할 수 있고, 그에 의해 산소가 핀 표면을 산화시키고 핀을 저하시키는 것을 방지한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들 및 예시들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들 또는 예시들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 하나 이상의 핀들을 형성하는 단계;
    상기 하나 이상의 핀들 위에 격리 절연 층(isolation insulating layer)을 형성하는 단계;
    상기 격리 절연 층 내로 산소 반응성 도펀트를 도입하는 단계;
    상기 도펀트를 함유하는 상기 격리 절연 층을 어닐링하는 단계; 및
    상기 하나 이상의 핀들의 일부분을 노출시키도록 상기 격리 절연 층의 일부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 도펀트는 안티몬, 비소, 게르마늄, 인듐, 실리콘 및 이들의 조합물들로 구성된 그룹으로부터 선택되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 도펀트는 이온 주입에 의해 상기 격리 절연 층 내로 도입되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 디바이스는 복수의 핀들을 포함하며, 상기 격리 절연 층은, 인접한 핀들 사이의 트렌치들을 채우고 상기 핀들이 상기 격리 절연 층 내에 매립되도록 형성되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 격리 절연 층의 어닐링 이후에, 상기 격리 절연 층을 평탄화하는 단계를 더 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  6. 제5항에 있어서,
    상기 격리 절연 층을 평탄화하는 단계 이후에 그리고 상기 격리 절연 층의 일부분을 제거하는 단계 이전에, 제2 어닐링을 수행하는 단계를 더 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 핀들의 제1 노출된 영역 상에 게이트 구조물을 형성하는 단계를 더 포함하며,
    상기 게이트 구조물은 상기 핀들 상에 형성되는 게이트 유전체 층 및 상기 게이트 유전체 층 상에 형성되는 게이트 전극 층을 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 격리 절연 층 내에 도펀트를 도입하는 단계는 상기 격리 절연 층 내로 압축 응력(compressive stress)을 부여하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 복수의 핀들을 형성하는 단계;
    인접한 핀들 사이의 트렌치들을 채우는 격리 절연 층을 상기 핀들 위에 형성하는 단계;
    상기 격리 절연 층 내로 산소 반응성 도펀트를 도입하는 단계;
    상기 도펀트를 함유하는 상기 격리 절연 층의 제1 어닐링을 수행하는 단계;
    상기 격리 절연 층을 평탄화하는 단계;
    상기 격리 절연 층의 제2 어닐링을 수행하는 단계; 및
    상기 핀들의 일부분을 노출시키도록, 상기 격리 절연 층의 일부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치되는 하나 이상의 핀들;
    상기 하나 이상의 핀들에 인접하게 배치되는 격리 절연 층 ― 상기 격리 절연 층은 산소 반응성 재료 도핑된 실리콘 산화물을 포함함 ― ;
    상기 하나 이상의 핀들의 제1 영역 상에 그리고 상기 격리 절연 층 상에 배치되는 게이트 구조물; 및
    상기 하나 이상의 핀들의 제2 영역 상에 배치되는 소스/드레인 영역들
    을 포함하는, 반도체 디바이스.
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