CN101099233A - 改进cmos晶体管中的掺杂剂分布的系统和方法 - Google Patents

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Abstract

根据本发明的一个实施方式，形成半导体器件的方法包括在半导体本体(14)的外表面上形成栅叠层(22)。第一和第二侧壁体(34)形成于所述栅叠层的相对侧上。第一凹槽(36a)形成于所述栅叠层的栅极导体(24)的外表面上，并且当所述第一凹槽形成之后第一掺杂剂(40)被注入到所述栅叠层中。所述第一掺杂剂从限定所述第一凹槽的栅叠层的外表面向内扩散。所述第一掺杂剂朝该栅叠层和该半导体本体之间的界面扩散。所述第一凹槽提高了在该界面处的所述第一掺杂剂的浓度。

Description

改进CMOS晶体管中的掺杂剂分布的系统和方法
【0001】本发明一般涉及半导体器件，并且更具体地，涉及CMOS晶体管中改进的掺杂分布的系统和方法。
背景
【0002】在制造某些类型的半导体器件期间，栅叠层(gate stack)可以形成在半导体本体的表面上。位于栅叠层之下的半导体区域限定了一个选择性的导电通道区域。半导体器件中的各个导电区域可以通过将一种或多种掺杂剂注入到半导体器件的层中而形成。例如，掺杂剂可以在栅叠层的任何一边被注入到半导体本体内，从而形成源极和漏极区域。另外，掺杂剂可以被注入进栅叠层并扩散穿过栅叠层，以改善栅叠层的传导率。具体而言，掺杂剂以一个朝栅叠层内的界面大体垂直的方向迁移穿过栅叠层。随着半导体制造商不断地减小半导体器件的尺度，掺杂剂扩散经过栅叠层变得更加困难。在期望界面上掺杂剂的浓度太低时，可以减少栅叠层作为导体的可靠性并且可以阻碍栅叠层控制通道的传导率的能力。
发明内容
【0003】根据本发明，提供了一种用于形成半导体器件的系统和方法，其解决与常规半导体制造相关的问题。
【0004】依照本发明的一个实施方式，一种形成半导体器件的方法包括在半导体本体的外表面上形成栅叠层。第一和第二侧壁体形成在栅叠层的相对侧上。第一凹槽形成于栅叠层的外表面上，并且当第一凹槽形成之后，第一掺杂剂被注入到栅叠层中。第一掺杂剂从限定第一凹槽的栅叠层的外表面向内扩散。第一掺杂剂朝栅叠层和半导体本体之间的界面扩散。第一凹槽提高了在界面处第一掺杂剂的浓度。
【0005】本发明的某些实例可以提供一个或多个技术优势。本发明的一个示例性实施方式的技术优势是可以改进掺杂剂经过栅叠层的扩散。尤其，掺杂剂在栅极导体层和栅极绝缘体层的界面处的浓度可以被提高。另一技术优势可以是可以改善驱动电流和/或与半导体器件相关的衬底电容。结果，半导体器件可以更加可靠并且以更有效的方式运行。
【0006】通过这里所示和所描述的示例性实施方式，其他技术优势对于本领域的技术人员是非常明显的。
附图说明
【0007】为了更全面的理解本发明及其特征和优点，结合附图，可以参照下面示例性实施方式的描述，其中相同参考数字指代相同元件，以及其中：
【0008】图1A-1H是根据本发明的一个实施方式的横截面图，其示出了在半导体本体的外表面上形成多个层。
【0009】图2是根据本发明的一个实施方式的掺杂剂深度分布图，其阐明了半导体本体激活之前在栅叠层中形成凹槽的效果。
具体实施方式
【0010】为了形成诸如场效应晶体管的集成电路器件，各种导电层和不导电层一般被沉积或生长在半导体本体或者其他外部半导体层上。图1A-1H是在半导体本体14的外表面上形成多个层期间半导体结构10的横截面图。半导体结构10可以用作形成多种半导体器件中的任何一种的基底，这些半导体器件例如双极结型晶体管、NMOS晶体管、PMOS晶体管、CMOS晶体管、二极管、电容器、或者其他基于半导体的器件。在整个文件中说明的具体实例和尺寸仅旨在示例性的目的，而无意于限制本公开的范围。而且，图1A-1H的图解说明无意于按照显示的尺寸比例限制本发明。正如下面将更详细讨论的，用以形成基于半导体的器件的常规半导体制造技术包括对半导体结构的各层的掺杂，以形成一个或多个有源区。在防止掺杂剂扩散经过半导体器件的各个层的地方，半导体结构可以展现出增加的结电容、二极管漏电、和/或增加的源极、栅极和漏极电容。然而，根据各个实施方式，这些缺陷可以被大大地减少或者基本被限制。
【0011】图1A是在半导体本体14上形成多个层之后的半导体结构10的横截面图。半导体本体14可以包含用于制造半导体结构的任何适当材料。例如，在特定中，半导体本体可以包括硅、锗、砷化稼、或者其他合适的半导体材料。
【0012】在图解说明的实施方式中，栅极介电层16是从半导体本体14的外表面18向外形成的。栅极介电层16可以包含二氧化硅、氮化硅或其组合的层。在其他实施方式中，栅极介电层16可以包含其他类型的栅极电介质(诸如高-k电介质)。栅极介电层16可以利用多种工艺中的任何一种工艺在半导体本体14的外表面18上形成。例如，栅极介电层16可以通过生长氧化物层或氮氧化物层来形成。在特定实施例中，栅极介电层16可以是大约1到3纳米(nm)量级的厚度，而在一些示例性实施方式中可以是大约1.2nm。在氧化工艺之后以及在期望的地方，氮通过等离子体或热氮化可以被加入栅极介电层16中。虽然栅极介电层16和半导体本体14被显示为在他们之间没有界面层，但是可选择形成这些界面层而不偏离本公开的范围。
【0013】在栅极介电层16的形成之后，导电栅极层20被形成在栅极介电层16的表面上。导电栅极层20可以包括一层非晶硅或合金、多晶硅或合金、或者用于半导体结构的制造中的其他适当导电材料。导电栅极层20可以通过多种技术中的任何一种技术来形成，这些技术包括化学气相沉积(CVD)和物理气相沉积(PVD)。例如，导电栅极层20可以通过在栅极介电层16上沉积期望数量的多晶硅来形成。在特定中，可期望导电栅极层20的厚度是在90到160nm的量级。例如，导电栅极层20可以被沉积到大约120nm的厚度。虽然栅极介电层16和导电栅极层20被显示为在他们之间没有界面层，但是可以形成这些界面层而不偏离本公开的范围。
【0014】图1B是在半导体本体14的表面上形成栅叠层22之后的半导体结构10的横截面图。栅叠层22可以由导电栅极层20和栅极介电层16构成。因此，栅叠层22可以包括栅极导体24和栅极绝缘体26。半导体栅叠层22的形成可以通过多种工艺中的任何一种工艺来实现。例如，半导体栅叠层22可以通过利用包括光刻胶掩模和刻蚀技术的合适光刻方法来图案化栅极导体层20和栅极绝缘体层16而形成。在特定中，栅叠层22可以具有25nm到10μm量级的宽度和大约90nm到大约170nm量级的高度。然而，应该意识到栅叠层22可以是适于半导体结构制造的任何合适尺寸。
【0015】在图1C中，说明了半导体结构10在偏移隔离层(offset spacer)28形成于栅叠层22的相对侧上之后的情形。偏移隔离层28可以包括氮化物、氮化硅、氧化物、氧氮化物、二氧化硅、或任何这些材料的组合或者用于半导体制造中的其他合适材料。偏移隔离层28可以通过多种半导体工艺中的任何一种来形成。例如，偏移隔离层28可以通过热生长或沉积氧化物层来形成。在特定中，偏移隔离层28包含厚度在1到12nm量级的二氧化硅，以及在一些示例性实施方式中，该二氧化硅厚度大约是5nm。虽然所显示的偏移隔离层28包括单层，但是应该认识到偏移隔离层28可以包括上述材料的任何合适数量的层。例如，在特定中，偏移隔离层28可以包括至少两层，这两层关于彼此是选择性地可刻蚀的。
【0016】在某些时候，半导体结构10的导电区域可以通过掺杂这些区域以使它们导电来形成。例如，导电区域可以包括源漏区或者源漏延伸区。图1D示出了在源漏区30形成于栅叠层22的相对侧之后的半导体结构10。在与PMOS器件相关的特定中，源漏区30可以包括p型源漏区30。在这些实施方式中，诸如硼的p型掺杂剂可以用于形成源漏区30。在与NMOS器件相关的其他实施方式中，源漏区30可以包括n型源漏区，并且诸如磷和/或砷的n型掺杂剂可以用于形成源漏区30。通过一种通用手段，源漏区30的深度可以作为结深度的函数进行测量。结深度对应于在半导体本体14内掺杂剂的浓度大约是1到3E+17离子/cm3所在的位置。例如，在具体的实施方式中，源漏区30的结深度可以是15到45nm的量级，而在一些实施方式中，可以是大约30nm。
【0017】源漏区30可以通过低能或高能离子注入、低能或高能扩散、或者通过用于掺杂半导体本体14的任何其他适当技术来形成。用于掺杂半导体本体14以形成源漏区30的能量可以取决于源漏区30是否包含NMOS有源区或PMOS有源区。例如，源漏区30是NMOS有源区时，源漏区30的形成可以利用一个或多个高能或高剂量的离子注入或扩散。在特定中，NMOS的源漏区30可以通过以下方式形成：n型砷掺杂剂以大约2E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约15到大约30kev量级。高剂量注入可以接着为或者由下面的注入方式取代：磷掺杂剂以大约2E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约20到大约45kev量级。然而，用以形成源漏区30的所述注入参数仅仅是一个用以形成NMOS源漏区30的示例性注入工艺。应该认识到，任何适当的n型掺杂剂可以以任何高能或者高剂量的浓度使用，从而形成NMOS型的源漏区30。
【0018】相反地，在源漏区30包含p型导电区域的PMOS器件中，源漏区30可以通过下面方式形成：p型掺杂剂的高剂量注入，接着进行p型掺杂剂的高能注入。例如，在特定实施方式中，PMOS源漏区30可以通过下面方式形成：p型的硼掺杂剂以大约1E+15到5E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约1到大约4kev量级。高剂量注入可以接着的是p型的硼掺杂剂以大约1E+13到1E+14离子/cm2量级的剂量的高能注入并且注入能量为大约3到大约11kev量级。然而，用以形成源漏区30的所述注入参数仅仅是一个用于形成PMOS源漏区30的示例性注入工艺。应该认识到，任何合适的p型掺杂剂可以以任何高能或者高剂量的浓度使用，从而形成PMOS型的源漏区30。
【0019】源漏区30一般是在偏移隔离层28形成之后形成的。在偏移隔离层28形成之后形成源漏区30可在最小化由源漏区30的形成产生的对半导体本体14的损伤方面具有优势，这种优势是通过在形成源漏区30过程中基本防止注入物在半导体本体14中形成沟道获得的。在偏移隔离层28形成之后形成源漏区30导致所注入的掺杂剂相对于偏移隔离层28的外边缘是自对准的。因此，源漏区30开始于半导体本体14内近似对应于偏移隔离层28的外向边缘的位置。源漏区30被沟道区域32分隔开，该沟道区域32也被在半导体本体14内限定或定义。在源漏区30形成之后的某些时候，其可以通过退火半导体结构10来激活。该退火步骤可以利用诸如快速热退火(RTA)工艺的各种工艺来完成。退火处理和其它高温处理可以导致每个源漏区30朝着相对的源漏区30进行横向迁移。因此，源漏区30可以在栅叠层22之下朝着彼此迁移，如图1D所示。结果，有时在半导体制造过程期间，源漏区30可以不与偏移隔离层28的外向边缘对准，并且沟道32的距离可以被减小以致沟道对应于栅极。
【0020】图1E是在侧壁体34形成于栅叠层22的相对侧之后的半导体结构10的横截面图。侧壁体34包含绝缘材料，其可以包括氧化物、氧氮化物、二氧化硅、氮化物或任何这些材料的组合或者用于半导体制造中的其他适当材料。侧壁体34可以通过多种半导体工艺中的任何一种来形成。典型地，形成侧壁体34的材料以一般共形方式被沉积到半导体结构10上，并随后进行各向异性刻蚀以去除位于栅叠层22顶部上的绝缘材料和至少部分形成源漏区30的有源区之上的绝缘材料。在其他实施方式中，侧壁体34可以通过热生长氧化物来形成。例如，在特定中，侧壁体34可以包括二氧化硅，其生长至25到110nm量级的厚度。在特定实施方式中，二氧化硅的侧壁体34可以是大约70nm量级的厚度。虽然所显示的侧壁体34包括单个层，但是应该认识到侧壁体34可以包括上述材料的任何组合的合适数量的层。
【0021】图1F是在凹槽36形成于半导体结构10的各种层中之后的半导体结构10的横截面图。具体而言，第一凹槽36a可以形成于栅叠层22的外表面。另外，第二凹槽36b和第三凹槽36c可以在包含源漏区30的区域的至少一部分上形成于栅叠层22的相对侧。凹槽36可以利用刻蚀工艺来形成，这些刻蚀工艺可以包括干法刻蚀、等离子体刻蚀、辅助等离子体刻蚀或者湿法刻蚀。刻蚀剂可以是对包含源漏区30和栅极导体24的材料可选择的，以致源漏区30和栅极导体24的部分通过刻蚀工艺来去除。在具体的实施方式中，凹槽36a可以被形成至大约10到100nm量级的深度，而在一些示例性实施方式中，其深度大约是30nm。凹槽36b和36c可以被形成至大约20到70nm量级的深度，而在一些示例性实施方式中，其深度大约是30nm。
【0022】在凹槽36形成之后，半导体结构10可以被掺杂以形成一个或多个导电区域。图1G是半导体结构10在源漏延伸区域38的形成之后的横截面图。在特定实施方式中，源漏延伸区域38可以包括在PMOS区域中形成的p型源漏延伸区域。因此，诸如硼的p型掺杂剂可以用于形成源漏延伸区域38。在其他实施方式中，源漏延伸区域38可以包括在NMOS区域中形成的n型源漏延伸区域38，并且诸如磷和/或砷的n型掺杂剂可以用于形成源漏延伸区域38。类似于源漏区30，源漏延伸区域38的深度可以作为结深度的函数进行测量。源漏延伸区域38的结深度对应于在半导体本体14内掺杂剂的浓度大约是1到5E+17离子/cm3所在的位置。例如，在特定的实施方式中，源漏延伸区域38的结深度可以是在80到170nm的量级，而在一些实施方式中，可以是大约100nm。
【0023】源漏延伸区域38可以通过低能或高能离子注入、低能或高能扩散、或者通过用于掺杂半导体本体14的任何其他合适技术来形成。所用的掺杂半导体本体14来形成源漏延伸区域38的能量水平可以取决于源漏延伸区域38是否包含NMOS有源区或PMOS有源区。例如，源漏延伸区域38是NMOS有源区时，源漏延伸区域38的形成可以利用一个或多个高能或高剂量的离子注入或扩散。因而，在特定实施方式中，NMOS的源漏延伸区域38可以以下面的方式形成：n型砷掺杂剂以大约2E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约15到大约30kev量级。高剂量注入可以接着是或者以下面的方式取代：磷掺杂剂以大约2E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约20到大约45kev量级。然而，用以形成源漏延伸区域38的所述注入参数仅仅是一个用于形成NMOS源漏延伸区域38的示例性注入工艺。应该认识到，任何合适的n型掺杂剂可以以任何高能或者高剂量的浓度使用，从而形成NMOS型的源漏延伸区域38。
【0024】相反地，在源漏延伸区域38包含p型导电区域的地方，源漏延伸区域38的形成可以是利用p型掺杂剂的高剂量注入，接着进行p型掺杂剂的高能注入。例如，在特定实施方式中，PMOS源漏延伸区域38可以通过以下方式形成：p型的硼掺杂剂以大约1E+15到5E+15离子/cm2量级的剂量的高剂量注入并且注入能量为大约1到大约4kev量级。高剂量注入可以接着是p型的硼掺杂剂以大约1E+13到1E+14离子/cm2量级的剂量的高能注入并且注入能量为大约3到大约11kev量级。然而，用于形成源漏延伸区域38的上述注入参数仅仅是用于形成PMOS源漏延伸区域38的一个示例性注入工艺。应该认识到，任何合适的p型掺杂剂可以以任何高能或者高剂量浓度使用，从而形成PMOS型的源漏延伸区域38。
【0025】在侧壁体34形成之后，形成源漏延伸区域38将在源漏延伸区域38的形成期间，最小化对半导体本体14的损伤。因此，侧壁体34通过基本防止注入物在半导体本体14中形成沟道来保护从栅叠层22向内设置的源漏延伸区域38。在侧壁体34形成之后形成源漏延伸区域38导致所注入的掺杂剂相对于侧壁体34的外边缘是自对准(self-align)的。因此，源漏延伸区域38开始于半导体本体14内近似对应于侧壁体34的外边缘的位置。类似于源漏区30，源漏延伸区域38由限定在半导体本体14内的沟道区域32被分隔开。也类似于源漏区30，源漏延伸区域38可以在形成后的某些时候通过退火半导体结构10进行激活。退火处理和其它高温处理可以导致每个源漏延伸区域38朝着相对的源漏延伸区域38进行横向迁移。因此，源漏延伸区域38可以在栅叠层之下朝着彼此迁移。结果，在半导体制造过程期间的某些时候，并如图1G所示，源漏延伸区域38可以不与侧壁体34的外向边缘对准，并且沟道32的距离可以被减小。
【0026】掺杂半导体衬底10以形成源漏延伸区域38也可以导致栅叠层22的栅极导体24的掺杂，这改善了栅叠层22的电导率。为了将掺杂剂40注入到栅叠层22中，掺杂剂40被注入到如凹槽36a所限定的栅极导体24的外表面上。掺杂剂40在到达与栅极绝缘体26邻接的栅极导体24的部分之前以基本垂直方向扩散经过栅极导体24。掺杂剂40穿过栅极导体24的扩散影响电场的强度，该电场穿过栅极绝缘体26。栅极导体24的厚度影响掺杂剂40扩散穿过栅叠层22的能力。在栅极导体24更厚的地方，掺杂剂40在栅极导体24和栅极绝缘体26之间的界面处的浓度可以比期望的更少。然而，在掺杂剂40进行扩散以激活源漏延伸区域38和栅极导体24之前，凹槽36a的形成最终增加了掺杂剂40在栅极导体24和栅极绝缘体26之间的界面处的浓度。具体而言，因为栅极导体24的总体深度被减小，所以掺杂剂必须行进穿过栅极导体24更短的距离以到达界面。因而，掺杂剂在接近界面处的均匀性可以得到改善。结果，所产生的电场的强度也可以得到改善。下面参照图2，详细描述栅叠层22的被改进的掺杂剂深度分布，该栅叠层22包括在栅叠层22的掺杂之前形成的凹槽36a。
【0027】接着凹槽36的形成和先前所述的后续掺杂步骤，硅锗层44可以形成于凹槽36中。在特定实施方式中，硅锗层44可以利用选择性的外延沉积工艺来形成，例如利用二氯硅烷和锗烷(四氢化锗germane)作为源气体的低压化学气相沉积工艺(LPCVD)。虽然无意于受限于任何一个实施方式，但是应该相信凹槽36b和36c内的硅锗层44形成了合金，该合金具有与硅体晶格相同结构的晶格。然而，硅锗层44的晶格具有更大间距。因此，应该相信：在特定实施方式中，凹槽36b和36c内的硅锗层44将趋于扩大，从而在半导体本体的沟道32内产生压应力。
【0028】在一些实施方式中，硅锗层44可以经历p型注入以形成p型硅锗材料(例如，利用硼)。在其他实施方式中，并且更优选地，硅锗层44可以在选择性外延沉积工艺期间通过在CVD工艺中加入p型掺杂剂反应物进行原位掺杂。例如，乙硼烷或者其它类型的反应物可以被采用，其中掺硼的硅锗材料形成于凹槽中(或者其它p型掺杂剂位于硅锗层44中，如可以理解的)。优选是硅锗层44的原位硼掺杂，原因在于相信原位掺杂的硼与其被注入到硅锗层44中的相比被激活到更大程度，并因此有利地提供更低的延伸区电阻。
【0029】如果硅锗层44不被如上所述那样原位掺杂，那么可以执行延伸区注入以将掺杂剂引入到凹槽36中的硅锗材料内。例如，轻掺杂、中掺杂或者重掺杂的延伸区注入可以在源漏区中被执行。由于凹槽36(现在充满硅锗)和延伸区的注入是在侧壁体34的形成之后形成的，因此两者的注入都是相对于侧壁体34自对准的，从而将两者的区域设置成邻近半导体本体14内的栅叠层22的横向边缘。然后，诸如快速热退火的热工艺可以被用来激活延伸区掺杂剂，这就引起延伸区在偏移隔离层28下面向沟道32略微地横向扩散。
【0030】接着硅锗层44的形成，可以使用硅化物处理以形成位于器件上的金属层(未显示)。硅化物处理可以继之以热工艺，其中金属和硅的界面反应以形成硅化物(在栅叠层22顶部和在源漏区30及源漏延伸区域38中)。未反应的金属然后被剥离，并且诸如层间电介质层和金属化层后端处理被形成以结束半导体器件的形成。
【0031】图2是掺杂剂分布图200，其说明了半导体本体14激活之前在栅叠层22中形成凹槽的效果。在示意图中，y轴202表示在贯穿栅叠层22的不同深度上的掺杂剂的浓度，该深度是由x轴204表示的。具体而言，线2A代表不含凹槽36a的常规栅叠层在掺杂剂被注入到栅叠层22之前的深度分布图。相反地，线2B代表含有凹槽36a的栅叠层在掺杂剂被注入到栅叠层22之前的深度分布图。
【0032】如图2所示，凹槽36a的形成有效地将掺杂剂分布图沿着x轴204进行了偏移。该偏移表明在接近栅极导体24和栅极绝缘体26的界面处呈现出掺杂剂40的更高浓度。偏移量等同于凹槽36a的深度，并因此等同于栅叠层22的高度的减少量。例如，在没有形成凹槽的栅叠层中，掺杂剂的最高浓度可以是在30nm到70nm量级的深度，如同从栅叠层的顶部所测量的。相反地，栅叠层22被形成有凹槽36a，该凹槽具有30nm到100nm量级的深度，并因此栅叠层22的深度被减少了这个数量，那么掺杂剂40的最高浓度可以是在60nm到120nm量级的深度，如同从凹槽36a所限定的栅叠层的顶部所测量的。更大浓度是掺杂剂40必须行进穿过栅极导体24更短的距离以到达界面的结果。因此，掺杂剂40在接近界面处的浓度可以得到提高。另外，掺杂剂40在接近界面处的均匀性可以得到改善，并且所产生的电场可以更强。
【0033】如上所述，一般执行退火以激活源漏延伸区域38和栅极导体24。此退火起到改进源漏延伸区域38和栅极导体24的特性的作用。例如，退火可以用于将掺杂剂的更高浓度分布在接近栅极导体24和栅极绝缘体26的界面处。线2C代表常规栅叠层在执行退火步骤后的掺杂深度分布图，该常规栅叠层不包括在栅叠层的顶表面上的凹槽36a结构。然而，线2C表明即使在完成退火后在栅极导体24和栅极绝缘体26的界面附近的掺杂剂的浓度也比期望的保持更低。作为对比，线2D代表包括有凹槽36a结构的常规栅叠层在执行退火后的掺杂深度分布图。线2D表明在栅极导体24和栅极绝缘体26的界面附近的掺杂剂的浓度得到充分提高。结果，穿越栅极绝缘体26产生的电场的强度和均匀性可以得到改善。
【0034】虽然已详细描述了本发明，但是应当理解可以对所述的实施方式进行各种添加、替换和修改，而不脱离本发明的范围。

Claims (10)

1.形成半导体器件的方法，包括：
在半导体本体的外表面上形成栅叠层，所述栅叠层包括栅极导体；
在所述栅叠层的相对侧上形成第一和第二侧壁体；
在所述栅极导体的外表面上形成第一凹槽；以及
在形成所述第一凹槽后，将第一掺杂剂注入到所述栅极导体中，所述第一掺杂剂从限定所述第一凹槽的所述栅极导体的外表面向内扩散，所述第一掺杂剂向着所述栅叠层和所述半导体本体之间的界面扩散。
2.根据权利要求1所述的方法，其中形成所述第一凹槽包括执行刻蚀以去除所述栅叠层的栅极导体层的一部分。
3.根据权利要求1或2所述的方法，其中所述第一掺杂剂被注入到所述半导体本体中以形成第一源漏区；所述方法进一步包括：
在形成所述第一和第二侧壁体之前，在所述栅叠层的相对侧上形成第一和第二偏移隔离层；以及
将第二掺杂剂注入到所述半导体本体中以形成第二源漏区，所述第二源漏区在所述第一源漏区之前形成；以及
执行热处理以横向扩散所述第二掺杂剂，从而在所述第一和第二偏移隔离层下面向所述栅叠层延伸所述第二源漏区。
4.根据权利要求3所述的方法，进一步包括在所述半导体本体的区域中形成第二和第三凹槽，所述第二和第三凹槽中的每个凹槽基本与所述栅叠层的相对侧的一侧边对齐。
5.根据权利要求1-4任一项权利要求所述的方法，进一步包括在所述凹槽或者多个凹槽中形成硅锗。
6.半导体器件，其根据权利要求1-5任一项权利要求所述的方法制造。
7.半导体器件，包括：
栅叠层，其形成于半导体本体的外表面上，所述栅叠层包括限定第一凹槽的外表面，所述栅叠层限定了所述半导体本体中的沟道；
第一和第二侧壁体，其形成于所述栅叠层的相对侧上；
有源区，其形成于所述栅叠层中并且邻近所述栅叠层和所述半导体本体之间的界面，所述有源区包括第一掺杂剂，该第一掺杂剂从限定所述第一凹槽的外表面被向内扩散穿过所述栅叠层。
8.根据权利要求7所述的半导体器件，进一步包括：
第一源漏区，其形成于所述半导体本体中，所述第一源漏区包括在所述沟道的相对侧上形成的第一和第二部分，所述第一和第二部分之间的距离由所述栅叠层的宽度确定；
第一和第二偏移隔离层，其形成于所述栅叠层的相对侧上，所述第一和第二偏移隔离层形成在所述第一和第二侧壁体与所述栅叠层的相对侧之间；以及
第二源漏区，其形成于所述半导体本体中，所述第二源漏区在所述第一和第二偏移隔离层下面朝所述栅叠层延伸。
9.根据权利要求8所述的半导体器件，进一步包括第二和第三凹槽，其形成于形成所述第二源漏区的所述半导体本体的区域中，所述第二和第三凹槽中的每个凹槽基本与所述栅叠层的对边中的一个边对齐。
10.根据权利要求6-8任一项权利要求所述的半导体器件，进一步包括在所述凹槽或者多个凹槽中形成的硅锗层。
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