CN1822349A - 半导体元件之电容器与金属栅极之制造方法 - Google Patents

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Abstract

一种半导体元件之电容器与金属栅极之制造方法，至少包括在基材上形成虚拟(dummy)栅极，在此基材上形成第一介电层并邻接此虚拟栅极，在此第一介电层层中形成电容器沟槽，在此电容器沟槽中形成下电极层，移除此虚拟栅极以提供栅极沟槽，在此电容器沟槽与此栅极沟槽中形成第二介电层，与在此电容器沟槽与此栅极沟槽中此第二介电层上形成金属层。

Description

半导体元件之电容器与金属栅极之制造方法
技术领域
本发明涉及一种半导体的制造方法，且特别涉及半导体元件的电容器与金属栅极之制造方法。
背景技术
在半导体产业中，金属-氧化物半导体(MOS)晶体管典型是使用多晶硅来形成栅极电极。会用多晶硅材料是因为其具有抗热性质，使其与源极与漏极区域得以在高温下一起进行退火。更进一步，由于多晶硅能够阻挡以离子植入法所掺杂之原子进入通道区域，因此在栅极图案化完成后能容易地形成自我对准之源极与漏极结构。
然而，多晶硅栅极电极有一些缺点。与大多数金属材料相比，多晶硅栅极电极是用电阻高很多的半导体材料所形成的。这造成多晶硅栅极电极以比金属栅极低的速率在操作。为了弥补高电阻与其相应之较低操作速率，多晶硅材料通常需要大量与昂贵的硅化金属处理，为的是要将其操作速率增加至可接受的水平。
另一项使用多晶硅栅极电极的缺点是多晶硅的耗尽效应(depletioneffect)。会发生的原因是，目前多晶硅的掺杂浓度只能至约2×1020/cm3到约3×1020/cm3之范围。在栅极材料中的掺杂浓度至少要5×1021/cm3才够。因为掺杂浓度上的限制，当多晶硅栅极受到偏压时，由于缺乏载流子，靠近多晶硅栅极与栅极介电层之界面上会产生耗尽区。
因此，理想的是以金属栅极电极来取代多晶硅栅极电极。但所产生的问题是，如何以金属栅极工艺整合电容器制造而同时达到成本具竞争力的工艺。
于是，希望能提供半导体元件的电容器与金属栅极之制造方法，而无前述所讨论之缺点。
发明内容
一种半导体元件的MIM电容器与金属栅极之制造方法，包含提供具有逻辑区域与存储区域之基材；在此基材上之此逻辑区域与此存储区域中形成多个虚拟(dummy)栅极；在此基材上形成第一介电层并邻接此多个虚拟栅极；在此基材之此存储区域上之此第一介电层中形成多个电容器沟槽；在此多个电容器沟槽中形成下电极层；形成延伸在至少两个电容器沟槽间之至少一个微沟槽；移除此多个虚拟栅极以形成多个栅极沟槽；形成第二介电层；以及形成位于此第二介电层上方之金属层。
附图说明
在阅读所伴随之附图时，本发明所揭示之各方面最好由后续之详细说明中加以了解。要强调的是，依据业界之标准实务，多项特征不依比例绘制。事实上，多项特征之尺寸为了要清楚讨论之缘故，会被随意放大或缩小。
图1是流程图，表示半导体元件的电容器与金属栅极制造方法之实施例。
后续之图2、图3、图4、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13、图14a、图15a、图16a、图17a、图18a、图19a表示在多种制造阶段形成电容器与金属栅极之实施例。图2、图3、图4、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13、图14b、图15b、图16b、图17b、图18b、图19b表示在多种制造阶段使用选择性蚀刻来形成自我对准电容器与金属栅极之实施例。
图2为截面图，表示在其表面具有虚拟栅极之基材。
图3为截面图，表示形成在图2之基材上之沟槽层之实施例。
图4为截面图，表示形成在图3之沟槽层上之一层光刻胶之实施例。
图5a为示意图，表示光刻掩膜之实施例，此光刻掩膜具有位于图4光刻胶上方的环形通道。
图5b为示意图，表示光刻掩膜之实施例，此光刻掩膜具有位于图4光刻胶上方的矩形通道。
图6a为沿图5a之线6a之截面图，表示光刻胶图案之实施例。
图6b为沿图5b之线6b之截面图，表示光刻胶图案之实施例。
图7a为示意图，表示形成在如图6a之沟槽层中之电容器沟槽之实施例。
图7b为示意图，表示形成在如图6b之沟槽层中之电容器沟槽之实施例。
图8a为沿图7a之线8a之截面图，表示在沟槽层中经蚀刻之电容器沟槽之实施例。
图8b为沿图7b之线8b之截面图，表示在沟槽层中经蚀刻之电容器沟槽之实施例。
图9a为截面图，表示形成在沟槽层上与图8a电容器沟槽中之下电极层之实施例。
图9b为截面图，表示形成在沟槽层上与图8b电容器沟槽中之下电极层之实施例。
图10a为示意图，表示图9a之下电极层依此沟槽层高度平坦化之实施例，使得下电极位于图7a电容器沟槽中。
图10b为示意图，表示图9b之下电极层依此沟槽层高度平坦化之实施例，使得下电极位于图7b电容器沟槽中。
图11a为沿图10a之线11a之截面图，表示此下电极层依此沟槽层高度平坦化之实施例，使得下电极位于图7a电容器沟槽中。
图11b为沿图10b之线11b之截面图，表示此下电极层依此沟槽层高度平坦化之实施例，使得下电极位于图7b电容器沟槽中。
图12a为截面图，表示形成在沟槽层上与在图11a电容器沟槽中之下电极上方之光刻胶层之实施例。
图12b为截面图，表示形成在沟槽层上与在图11b电容器沟槽中之下电极上方之光刻胶层之实施例。
图13为截面图，表示位于光刻胶上方之光刻掩膜之实施例。
图14a为示意图，表示部分在下电极中与图11a沟槽层中被蚀刻之微沟槽之实施例。
图14b为示意图，表示部分在下电极中与图11b沟槽层中被蚀刻之微沟槽之实施例。
图15a为沿图14a之线15a之截面图，表示部分在下电极中与图11a沟槽层中被蚀刻之微沟槽之实施例。
图15b为沿图14b之线15b之截面图，表示部分在下电极中与图11b沟槽层中被蚀刻之微沟槽之实施例。
图16a为截面示意图，表示栅通道，其为沟槽层与基材所定义，并由移除图15a之虚拟栅极而形成之实施例。
图16b为截面示意图，表示栅通道，其为沟槽层与基材所定义，并由移除图15a之虚拟栅极而形成之实施例。
图17a为截面图，表示形成在沟槽层、下电极、微沟槽与图16a栅通道上之介电层之实施例。
图17b为截面图，表示形成在沟槽层、下电极、微沟槽与图16b栅通道上之介电层之实施例。
图18a为截面图，表示形成在图17a介电层上之金属层。
图18b为截面图，表示形成在图17b介电层上之金属层。
图19a为示意图，表示图18a之介电层与金属层依沟槽层之高度平坦化，以形成电容器、金属栅极与连接垫之实施例。
图19b为示意图，表示图18b之介电层与金属层依沟槽层之高度平坦化，以形成电容器、金属栅极与连接垫之实施例。
主要元件标记说明
102：基材
102a：基材表面
104、124：虚拟栅极
104a、124a：虚拟介电层
104b、124b：虚拟栅极电极
106a、106b、126a、126b：间隙壁
108：轻掺杂之区域
110：重掺杂之区域
202、702：介电层
302、502：光刻胶层
304a、304b、504：光刻掩膜
306a、306b、504a：通道
310a、310b：圆形开口
312a、312b：电容器沟槽
402、402a、402b：下电极层
404、404a、404b：下电极
406、408：间隙
510、510a、510b：微沟槽
602a、602b：栅极通道
704a、704b：电容器绝缘
706a、706b、708a、708b：栅介电层
802：金属层
804、804a、804b：上电容器电极
806、806a、806b、808a、808b：栅极电极
具体实施方式
参照图1，表示用以制造电容器以及金属栅极之方法10。方法10包括步骤100、200、300、400、500、600、700及800，各步骤详细说明如后。
现在参照图1与图2，方法10以步骤100为开始，其中提供基材102。基材102包括基材表面102a。基材102可为元素半导体，如硅、锗或钻石。基材102可包括化合物半导体及/或合金半导体。基材102可包括外延层，可具应力以增强性能，亦可包括绝缘半导体(semiconductor-on-insulator)结构。虚拟栅极104，包括虚拟介电层104a(如硅氧化物)与虚拟栅极电极104b(如多晶硅)，可位于基材102上。虚拟栅极104可进一步包含多个位于虚拟栅极104侧壁上的间隙壁106a与106b。相似地，另一虚拟栅极124可位于基材102上，其邻近于虚拟栅极104。虚拟栅极124亦可包括虚拟介电层124a与虚拟栅极电极124b以及多个位于虚拟栅极124侧壁上的间隙壁126a与126b。虚拟栅极104与124在组成、形成与构成上，可实质上相似。举例用之虚拟栅极104与124仅为简化性之范例而非加以限制。例如，虚拟栅极104与124可位于基材102之存储元件区域中。
基材102可包括多个轻掺杂之区域108(如源极与漏极延伸区域(SDE或LDD)与邻接虚拟栅极104与124之重掺杂区域(源极与漏极)110。硅化金属(此处未表示)可位于虚拟栅极104与124间之重掺杂区域110上，以形成接触。要不然，此硅化金属可位于靠近虚拟栅极104与124两侧之重掺杂区域110，分别邻接栅极间隙壁106a与106b。此硅化金属可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或其组合。此硅化金属可由如自我对准硅化金属(salicide)方法所形成。虚拟栅极104、124与重掺杂区域110可由包括热氧化法、多晶硅沉积法、光刻法、离子植入法、蚀刻法以及多种业界已知之其它方法所形成。
现在参照图1与图3，方法10继续至步骤200，其中介电层202形成在基材102与虚拟栅极104、124之上。在一举例性实施例中，介电层202包括硅氧化物材料。介电层202可包括氟化硅酸盐玻璃(FSG)、经碳掺杂之硅氧化物、氮化硅、氮氧化硅或上述材料之组合，或其它适当之材料，如低介电常数(低K)材料，其中此低K材料之介电常数小于3.9，即以热氧化法所形成之二氧化硅的介电常数。介电层202可由适当之沉积方法来形成，像是化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、旋涂式玻璃法(SOG)及/或其它适合之方法。然后可平坦化介电层202，使得介电层202与虚拟栅极104、124之上表面共平面。在一举例性实施例中，介电层202与虚拟栅极104之平坦化可以化学机械研磨法(CMP)或其它适合之方法来达到。
现在参照图1、图4、图5a、图6a、图7a与图8a，方法10继续至步骤300以形成电容器沟槽。在一实施例中，使用业界已知之适当图案化方法如光刻法与蚀刻法，可图案化介电层202以形成沟槽。光刻胶层302可形成于介电层202与虚拟栅极104与124上方。在光刻工艺时，可于光刻胶302上方提供定义有通道306a之光刻掩膜304a。通道306a可设计成适当之形状，如圆形、椭圆或是矩形。表示于图5a中者为一范例性圆形通道306a。在光刻工艺时，光刻掩膜304a上可使用紫外光(UV)或是深紫外光(DUV)来照射之。光刻胶302通过圆形通道306a而曝光。位于通道306a下方之光刻胶302的部分物理性质因曝光而改变。显影光刻胶302之后，在光刻胶302中定义出圆形开口310a，暴露出一部分的介电层202。光刻胶开口310a使得介电层202能被蚀刻，而造成可延伸至基材表面102a之电容器沟槽312a。介电层202的蚀刻法可使用业界中已知之方法，包括但不限于湿蚀刻法、干蚀刻法、反应离子蚀刻(RIE)法或其它适当之方法来执行蚀刻。光刻胶302随后可使用湿剥除法或是等离子灰化法来加以去除。
在步骤300形成电容器沟槽之另一方法可包括使用选择性蚀刻法以形成自我对准之电容器沟槽，如图4、图5b、图6b、图7b与图8b中所表示者。上述之选择蚀刻法对介电层202之蚀刻速率高于对栅极电极104b与124b之蚀刻速率。举例来说，当介电层202的材料包括硅氧化物与虚拟栅极电极104、124的材料包括多晶硅时，氢氟酸(HF)或是经缓冲之氢氟酸(BHF)溶液可做为蚀刻剂，原因是氢氟酸或是经缓冲之氢氟酸溶液对硅氧化物之移除率高于对多晶硅之移除率。因此，可移除硅氧化物而实质上留下多晶硅。如果要蚀刻掉介于虚拟栅极104与124区域中之介电层而形成沟槽，同时要保护在其它区域中之介电层而免于蚀刻(如图5b中所示)时，具有通道306b之光刻掩膜304b可做为这些用途。通道306b可设计成适当之形状，如圆形、椭圆或是矩形。表示于图5b中范例性通道306b为矩形。使用光刻掩膜304b来对光刻胶302进行曝光显影之后，形成光刻胶开口310b，如图6b所示。光刻胶开口310b有可能因为光刻掩膜尺寸错误、自我对准错误、光刻图案错误及/或其它处理错误而造成图案偏差。在选择性蚀刻处理时，只有暴露在光刻胶开口310b下之介电层可被实质性地蚀除，以形成如图8b所示之沟槽312b，同时虚拟栅极104与124所暴露出之部分仍然实质上不变。因此，沟槽312b通过选择性蚀刻而自动地与虚拟栅极104与124对准，而称为自我对准沟槽。只要光刻胶开口310b在其涵盖之区域中暴露出介电层202，即使部分之虚拟栅极电极104b、124b也被暴露出来，但这些自我对准失误、偏移或是其它偏差都不会造成自我对准沟槽之偏差。因此，使得沟槽312b图案具有较宽之工艺窗口(process window)。再者，在设计尺寸规则的限制下，沟槽312b之面积可以最大化，如设计动态随机存储器(DRAM)之电容器。
现在参照图1、图9a、图10a与图11a，方法10继续至步骤400，在电容器沟槽312a底部与侧壁以及虚拟栅极104与124的表面上方形成下电极层402a。在一举例性实施例中，下电极层402a的材料可包括但不限于如铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物与多种其它导电材料之材料。然后，下电极层402a可依介电层202与虚拟栅极104与124之高度来进行平坦化，使得下电极402a形成于电容器沟槽312a中，而且暴露出介电层202以及虚拟栅极电极104b、124b两者之上表面。下电极层402a之平坦化处理可使用业界已知之方法，例如但不限于化学机械研磨法(CMP)而达到。
现在参照图1、图9b、图10b与图11b，在方法10之步骤400中，形成下电极层402b与下电极404b之方法基本类似于前述形成下电极层402a与下电极404a之方法，除了于平坦化工艺时(平坦化下金属层402b以形成下电极404b)会继续对虚拟栅极电极104b与124b与介电层202的上表面进行过度研磨之外。在过度研磨时，移除部分虚拟栅极电极104b，以形成介于下电极404b与虚拟栅极电极104b间之间隙406。相似地，移除部分虚拟栅极电极124b以形成介于下电极404b与虚拟栅极电极124b间之间隙408。间隙406与408确保下电极404b与虚拟栅极电极104b/124b间以及与于后续处理步骤中所形成之栅极电极间为电绝缘。过研磨之终点可由时间模式所决定，使得间隙具有适当之尺寸。
现在参照图1、图12a、图13、图14a与图15a，方法10继续至步骤500，其中形成微沟槽510。光刻胶层502a形成于电容器沟槽312a(见图11a)中之介电层202、虚拟栅极104与下电极404a之上方。在光刻工艺中，定义有通道504a之光刻掩膜504位于光刻胶502上方。此光刻工艺类似于描述方法10之步骤300中者。显影后之光刻胶502暴露出介电层202自电容器沟槽312a延伸出之区域，使得介电层202可被蚀刻，导致在介电层202中定义出邻近且延伸自电容器沟槽312a中之下电极404a/404b之微沟槽510。蚀刻介电层202之方法可使用业界已知方法来执行蚀刻，包括但不限于湿蚀刻法、干蚀刻法、反应离子蚀刻法或其它适当之方法。在微沟槽510形成后，光刻胶502随后可用剥除或是等离子灰化来加以去除。参照图1、图12b、图13、图14b与图15b，在具有自我对准沟槽之介电层202中形成微沟槽510b方法10之步骤500实质上类似于前述之方法。
现在参照图1与图16a(或图16b)，方法10继续至步骤600，其中虚拟栅极104与124，包含虚拟栅介电层104a与124a(见图15a/b)与虚拟栅极电极104b与124b(见图15a/b)被移除，导出介电层202与基底102定义从介电层202上表面延伸至基材表面102a之栅极通道602a(或602b)。
现在请参照图1与图17a(或图17b)，方法10继续至步骤700，其中形成介电层702于介电层202上、在电容器沟槽312a(或312b)中之下电极404a(或404b)上与栅极通道602a(或602b)中。在一实施例中，介电层702可包括公知之介电材料，例如但不限于，SiO或SiON、氟化硅酸盐玻璃(FSG)或高介电常数(高K)材料，例如但不限于Ta2O5、HfO2、Al2O3、InO2、LaO2、ZrO2、TaO2、前述材料之组合或多种其它之材料。在另一实施例中，如果栅介电层与电容器介电层的规格需要不同厚度的话，第一介电层可已经于步骤400，形成于电容器沟槽312a(或312b)中，并在组成与形成上经由类似步骤700之方法。
现在参照图1、图18a与图19a，方法10继续至步骤800，于介电层702上方形成金属层802。在一举例性实施例中，此金属层802在组成与形成上可实质地类似于下电极层402a/b。金属层802与介电层702随后可依介电层202之高度来进行平坦化，而暴露出介电层202来，形成在电容器沟槽312a(见图17a)中之电容器绝缘层704a与电容器上电极804a、在栅通道602a(见图17a)中之栅介电层706a与栅极电极806a以及在栅通道604a(见图17a)中之栅介电层708a与栅极电极808a。金属-绝缘体-金属(MIM)电容器与金属栅极堆叠于是形成。在一举例性实施例中，金属层802与介电层702依介电层202高度之平坦化方法可使用业界中已知之方法，例如但不限于CMP法来达到。要不然，形成在电容器沟槽312b(见图17a)中之电容器绝缘层704b与电容器上电极804b、在栅通道602b(见图17b)中之栅介电层706b与栅极电极806b以及在栅通道604b(见图17b)中之栅介电层708b与栅极电极808b之方法(见图1、图18b与图19b)，基本上类似于前述之方法。然而，在平坦化过程中，会对介电层202与介电层702、金属层802、以及间隙壁106b与126b之上表面进行过研磨，使得间隙406与408之宽度得以加大。
内连线之接触插塞可形成于基材上。例如，在基材上方形成并图案化介电层以形成接触孔洞，依据设计规格使接触孔洞延伸至基材中适当之重掺杂区域。此图案化方法可为任何适当之处理，例如光刻法与蚀刻法。具有接触孔洞之介电层在组成与形成方法上，可实质类似于介电层202。接触孔洞随后可填满在组成上实质类似于下电极层402与金属层802之导电材料。填满之导电材料随后以例如CMP之平坦化方法来形成接触插塞。另外可选择在其它区域中形成其它接触插塞，以电连接适当之主动区域，如电容器上电极804a/b与栅极电极806a/b。其它之内连线，如中介插塞与金属线亦可经由业界中已知之适当方法来形成。
在一举例性实施例中，所描述之方法提供含有金属栅极之晶体管与含有MIM电容器之被动元件。在另一方法之一举例性实施例中，自我对准MIM电容器与金属栅极一同形成。通过此自我对准之方法，可将电容器面积最大化，让工艺窗口加宽，并对称地安置两个间隙。
一举例性、涉及多重步骤之光刻蚀刻工艺可包括光刻胶图案化、蚀刻与光刻胶剥除。此光刻胶图案化可进一步包括光刻胶涂覆、软烤、光刻掩膜对准、曝光、曝光后烘烤、光刻胶显影与硬烤之处理步骤。光刻图案化亦可以其它适当之方法，如无光刻掩膜光刻、电子束刻写(electron-beamwriting)、离子束刻写、光学刻写与分子拓印(molecular imprint)来操作或是加以取代。
用来形成电容器电极、栅极电极与内连线之导电材料可包括铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、及/或其它适当之导电材料。此导电材料可由CVD法、PVD法、电镀法、ALD法与其它适合之方法来形成。用来形成栅介电层、电容器绝缘层与其它合适介电层之介电材料可包括氧化硅、氮化硅、氮氧化硅及/或高K材料。高K材料可包含氧化铪、硅化铪、氧化硅铪、氮氧化硅铪、氧化锆、氧化铝、二氧化铪-铝氧(HfO2-Al2O3)合金、氮化硅、五氧化二钽或上述材料之组合。用来形成栅极间隙壁、内层介电层、浅槽隔离、与其它隔离之介电材料可包括氧化硅、氮化硅、氮氧化硅、经氟掺杂之硅酸盐玻璃(FSG)及/或低K材料。此低K材料可包含Black Diamond(Applied Materials of Santa Clara，California)、干凝胶(Xerogel)、气凝胶(Aerogel)、无定形氟化碳、聚对二甲苯(Parylene)、BCB(bis-benzocyclobutenes)、SiLK(Dow Chemical，Midland，Michigan)、聚酰亚胺及/或其它材料。这些介电材料可由热氧化法、CVD法、ALD法、PVD法、旋涂式玻璃法及/或其它方法来形成。导电与介电材料两者可使用如双镶嵌法之整合方法来形成与图案化。
在一举例性实施例中，所描述之方法提供含有金属栅极之晶体管与含有金属-绝缘体-金属(MIM)电容器之被动元件。在一举例性实施例中，所描述之方法提供嵌入式动态随机存取存储器(embedded DRAM)，或包括DRAM与互补金属氧化物半导体(CMOS)晶体管之整合结构。以此形成之集成电路可包含逻辑区域与存储区域，其中各区域包含多个栅极堆叠而存储区域包含多个电容器。
除了DRAM与CMOS晶体管以外，此集成电路可进一步包含，如电阻器与诱导子之被动元件，与如双极晶体管、高电压晶体管、高频晶体管、其它存储单元或上述元件组合之主动元件。基材可进一步包括其它隔离，如浅槽隔离(STI)、场氧化层(FOX)与埋入氧化层(BOX)。
要了解到，在不脱离所揭示之实施例之范围内，仍可有许多变化。更进一步，多种举例性实施例之元件与教导可与部分或是所有举例性实施例的整体或是部分结合。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

Claims (8)

1.一种电容器与金属栅极之制造方法，其特征是该方法至少包含：
在基材上形成虚拟栅极；
在该基材上形成第一介电层并邻接该虚拟栅极；
在该第一介电层中形成电容器沟槽；
在该电容器沟槽中形成下电极；
移除该虚拟栅极以提供栅极沟槽；
在该电容器沟槽之该下电极上与该栅极沟槽中形成第二介电层；以及
在该电容器沟槽与该栅极沟槽中之该第二介电层上方形成金属层。
2.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是还包括在该第一介电层中形成微沟槽并邻近该电容器沟槽。
3.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是该电容器沟槽形成于该基材之动态随机存储器区域中。
4.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是该第二介电层之介电常数超过3.9。
5.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是该第二介电层包含选自由氧化硅、氮化硅与氮氧化硅之群组所组成之材料。
6.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是还包括形成掺杂轮廓，其定义在邻接该虚拟栅极之该基材中。
7.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是形成该下电极包含：
在该基材上方沉积下电极层；以及
将该下电极层平坦化以暴露出该第一介电层与该虚拟栅极，其中间隙形成于该虚拟栅极与该下电极之间。
8.根据权利要求1所述之电容器与金属栅极之制造方法，其特征是形成该下电极包含：
在该基材上方沉积下电极层；
在该下电极层上方沉积绝缘层；以及
将该绝缘层与该下电极层平坦化以暴露出该第一介电层与该虚拟栅极。
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