CN101271831A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN101271831A
CN101271831A CNA2007103083909A CN200710308390A CN101271831A CN 101271831 A CN101271831 A CN 101271831A CN A2007103083909 A CNA2007103083909 A CN A2007103083909A CN 200710308390 A CN200710308390 A CN 200710308390A CN 101271831 A CN101271831 A CN 101271831A
Authority
CN
China
Prior art keywords
layer
gas
hard mask
etching
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007103083909A
Other languages
English (en)
Inventor
刘载善
吴相录
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101271831A publication Critical patent/CN101271831A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种制造半导体器件的方法包括：提供限定有单元区域及周边区域的衬底；在衬底上方堆叠导电层、硬掩模层、金属基硬掩模层和非晶碳(C)图案，以使用非晶碳(C)图案作为蚀刻掩模来蚀刻金属基硬掩模层，由此形成所得结构；形成光刻胶图案，以覆盖在单元区域中的所得结构，同时暴露出在周边区域中的所得结构；减小在周边区域中的蚀刻的金属基硬掩模层的宽度；移除光刻胶图案和非晶C图案；以及通过使用蚀刻的金属基硬掩模层作为蚀刻掩模来蚀刻硬掩模层和导电层，从而形成导电图案。

Description

半导体器件的制造方法
相关申请交叉引用
本发明要求2007年3月23日申请的韩国专利申请2007-0028683的优先权，通过引用全文并入。
技术领域
本发明涉及制造半导体器件的方法，更特别涉及制造半导体器件以调整在周边区域中的栅极图案的临界尺寸(CD)的方法。众所周知，由于半导体器件变得更高度集成化，因此栅极图案的临界尺寸减小。
背景技术
图1是制造半导体器件的典型方法的剖面图。
参考图1，在衬底101上方顺序堆叠栅极氧化物层102、多晶硅层103和钨(W)层104。虽然未显示，但是在W层104上方形成栅极硬掩模氮化物层。通过掩模图案106图案化栅极硬掩模氮化物层。在单元区域中的图案化栅极硬掩模氮化物层是第一栅极硬掩模图案105A，而在周边区域中的图案化栅极硬掩模氮化物层是第二栅极硬掩模图案105B。
如上所述，在典型方法中，在W层上方形成栅极硬掩模层以形成栅极硬掩模图案。在栅极硬掩模层上方形成掩模图案106，以限定在单元区域和周边区域中分别所需的栅极图案的临界尺寸(CD)。同时蚀刻在单元区域和周边区域中的栅极硬掩模氮化物层，以形成第一栅极硬掩模图案105A和第二栅极硬掩模图案105B。
然而，该典型方法因在单元区域与周边区域间的图案密度间隙而造成蚀刻负载(etching loading)。在周边区域中的栅极硬掩模氮化物层在蚀刻的同时具有斜面外形S，使得在掩模图案106中显影检查临界尺寸(DICD)大于最终检查临界尺寸(FICD)。亦即，因为在密度比单元区域低的的周边区域中没有完全释放聚合物，所以增加的负载效应增大了FICD偏差(FICDbias)。
结果，周边区域的DICD的减少应与蚀刻偏差一样多，亦即，与在单元区域中的FICD的增加一样多。然而，如果周边区域的DICD减少，则掩模图案106的曝光容限(exposure margin)减少。因此，可能造成图案失效，例如图案坍塌。
特别地，因为根据设计规则和周边区域的所需FICD的减少，所需DICD的减少也应与蚀刻偏差一样多，所以难以确保掩模图案106的曝光容限以及形成图案。
发明内容
本发明的实施方案涉及提供一种制造半导体器件以调整在周边区域中的栅极图案的临界尺寸(CD)的方法。
根据本发明的一方面，提供一种制造半导体器件的方法。该方法包括：提供限定有单元区域及周边区域的衬底；在衬底上方堆叠导电层、硬掩模层、金属基硬掩模层和非晶碳(C)图案，以使用非晶碳(C)图案作为蚀刻掩模来蚀刻金属基硬掩模层，由此形成所得结构；形成光刻胶图案，以覆盖在单元区域中的所得结构，同时暴露出在周边区域中的所得结构；减小在周边区域中的蚀刻的金属基硬掩模层的宽度；移除光刻胶图案和非晶C图案；以及通过使用蚀刻的金属基硬掩模层作为蚀刻掩模来蚀刻硬掩模层和导电层，从而形成导电图案。
附图说明
图1是制造半导体器件的典型方法的剖面图。
图2A至2E是根据本发明的第一实施方案的制造半导体器件的方法的剖面图。
图3A至3F是根据本发明的第二实施方案的制造半导体器件的方法的剖面图。
图4是根据本发明的第三实施方案的制造半导体器件的方法的剖面图。
具体实施方式
本发明的实施方案涉及一种制造半导体器件的方法。
图2A至2E是根据本发明的第一实施方案的制造半导体器件的方法的剖面图。
参考图2A，在包括单元区域和周边区域的衬底201上方形成栅极绝缘层202。衬底201可以包括在其上将要实施动态随机存取存储(DRAM)过程的半导体衬底。栅极绝缘层202可以包括氧化物层。氧化物层可以是热氧化物层或等离子体氧化物层。
在栅极绝缘层202上方形成多晶硅层203。在多晶硅层203上方形成用作电极的导电层204。导电层204包括金属层或金属硅化物层。金属层包括选自钨(W)、氮化钛(TiN)和氮化钨(WN)层的一种。金属硅化物层包括硅化钨(WSix)层。
在导电层204上方形成栅极硬掩模层205。栅极硬掩模层205包括氮化物层。
在栅极硬掩模层205上方形成金属基硬掩模层206。金属基硬掩模层206包括钨(W)、钛(Ti)/氮化钛(TiN)、四氯化钛(TiCl4)、氮化钨(WN)、硅化钨(WSix)和氧化铝(Al2O3)层的其中之一。在本实施方案中，金属基硬掩模层206是钨(W)层。
在金属基硬掩模层206上方形成非晶碳(C)层207及抗反射涂(ARC)层208。在ARC层208上方形成第一光刻胶图案209，以限定栅极图案形成区域。ARC层208包括氮氧化硅(SiON)层并且在形成第一光刻胶图案209时防止反射。通过在ARC层208上方涂布光刻胶层以及然后通过使用曝光和显影过程图案化光刻胶层来形成第一光刻胶图案209，以限定在单元区域和周边区域中的栅极图案形成区域。
参考图2B，顺序蚀刻ARC层208、非晶碳(C)层207和金属基硬掩模层206。
通过使用第一光刻胶图案209来蚀刻ARC层208和非晶碳(C)层207。在此蚀刻过程中使用氧(O2)、氮(N2)和氢(H2)的气体混合物。当蚀刻非晶碳(C)层207时，也使用氧(O2)、氮(N2)和氢(H2)的气体混合物来蚀刻光刻胶层。因此，当完成上述蚀刻非晶碳(C)层207的过程时，完全移除第一光刻胶图案209。以下，将蚀刻的非晶碳(C)层207称为非晶碳(C)图案207A。
随后，通过使用非晶碳(C)图案207A来蚀刻金属基硬掩模层206。在此蚀刻过程中使用六氟化硫(SF6)气体或四氟化碳(CF4)气体。因为SF6气体或CF4气体蚀刻氮氧化硅(SiON)层，所以当完成金属基硬掩模层206的蚀刻过程时，完全移除ARC层208。以下，将蚀刻的金属基硬掩模层206称为金属基硬掩模图案206A。
当完全移除第一光刻胶图案209和ARC层208时，在栅极硬掩模层205上方只保留非晶碳(C)图案207A和金属基硬掩模图案206A。
参考图2C，形成第二光刻胶图案210，以覆盖在图2B所示的单元区域中的所得结构，同时暴露出周边区域。通过在图2B所示的所得结构的上表面上涂布光刻胶层以及然后通过利用曝光和显影过程图案化光刻胶层以只在单元区域中保留光刻胶层，来形成第二光刻胶图案210。
接着，实施一种过程以减小在周边区域中的金属基硬掩模图案206A的CD。这可以通过湿式蚀刻或干式蚀刻金属基硬掩模图案206A的侧壁来完成。
使用氢氧化铵-过氧化物混合物(APM)溶液来实施湿式蚀刻过程。APM溶液包括以约1∶1∶5、约1∶4∶20或约1∶5∶50的比例所混合的氨水(NH4OH)、过氧化氢(H2O2)和水(H2O)并且具有约21℃至约100℃的温度。
使用氟化碳(CF)基气体、CHF基气体、三氟化氮(NF3)气体、氯气(Cl2)、三氯化硼(BCl3)气体及其气体混合物的其中之一的等离子体来实施干式蚀刻过程。CF基气体基本上包括CF4气体并且可以额外地包括氧气(O2)。
在金属基硬掩模图案206A上方所形成的非晶碳(C)图案207A防止湿式或干式蚀刻过程的上部侵蚀。因此，可横向蚀刻金属基硬掩模图案206A以调整临界尺寸。
如上所述，因为第二光刻胶图案210保护单元区域并且尽所需地选择性减小在周边区域中的金属基硬掩模图案206A的CD，所以可确保第一光刻胶图案209的曝光容限，以形成在图2A中的栅极图案。换言之，即使第一光刻胶图案209的DICD增加，也可尽其所需地减小金属基硬掩模图案206A的CD，因而确保曝光容限以防止图案坍塌。
考虑到在蚀刻栅极掩模层205时因负载效应所产生的蚀刻偏差，当横向蚀刻金属基硬掩模图案206A时，可调整CD。因此，可减少在第一光刻胶图案209的DICD与蚀刻的栅极硬掩模层205的FICD之间的偏移间隙。
参考图2D，使用O2和N2的气体混合物来移除第二光刻胶图案210和非晶碳(C)图案207A。
因此，没有被横向蚀刻的金属基硬掩模图案保留在单元区域中，而具有减小的CD的横向蚀刻的金属基硬掩模图案206A1保留在周边区域中。
参考图2E，蚀刻栅极硬掩模层205、导电层204和多晶硅层203，以形成栅极图案。
在该用以形成栅极图案的蚀刻过程中，通过使用CF基气体和CHF基气体的气体混合物来蚀刻栅极硬掩模层205，其中气体混合物还可以包括氧气(O2)和氩气(Ar)。CF基气体包括CF4气体或六氟乙烷(C2F6)气体。CHF基气体包括三氟甲烷(CHF3)气体。
在感应耦合等离子体(ICP)、去耦等离子体源(DPS)和电子回旋共振(ECR)装置的其中之一中蚀刻导电层204。该蚀刻过程通过使用BCl3气体、CF基气体、NFx气体、SFx气体和氯气(Cl2)中的一种作为主蚀刻气体来实施。BCl3气体、CF基气体、NFx气体和SFx气体中的每一种气体的流量为约10sccm至约50sccm。氯气(Cl2)的流量为约50sccm至约200sccm。
在ICP或DPS装置中，通过使用约500W至约2,000W的源功率并且在主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物中的一种来蚀刻导电层204。在ECR装置中，通过使用约1,000W至约3,000W的源功率并且在主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物中的一种来蚀刻导电层204。在此，氧气(O2)的流量为约1sccm至约20sccm；氮气(N2)的流量为约1sccm至约100sccm；氩气(Ar)的流量为约50sccm至约200sccm；氦气(He)的流量为约50sccm至约200sccm。
蚀刻的多晶硅层203称为多晶硅图案203A。蚀刻的导电层204称为导电图案204A。蚀刻的栅极硬掩模层205称为栅极硬掩模图案205A。
如果导电层204由与金属基硬掩模层206基本相同的材料制成，例如，如果金属基硬掩模层206和导电层204两者均由钨(W)制成，则当完成导电层204的蚀刻过程时，完全移除金属基硬掩模图案。
如果导电层204由不同于金属基硬掩模层206的材料制成，例如，如果金属基硬掩模层206由钨(W)制成而导电层204不包含钨(W)，则在完成导电层204的蚀刻过程后，通过氨水-过氧化物混合物(ammoniumhydro-peroxide mixture，APM)清洗过程来移除剩余的金属基硬掩模图案。
当蚀刻多晶硅层203时，使用对栅极绝缘层202具有蚀刻选择性的材料。通过使用氯气(Cl2)、氧气(O2)、溴化氢(HBr)气体和氮气(N2)来实施蚀刻过程。
图3A至3F是根据本发明的第二实施方案的制造半导体器件的方法的剖面图。在第二实施方案中，额外形成覆盖氮化物层，以防止导电层204的氧化。
参考图3A，在包括单元区域和周边区域的衬底301上方形成栅极绝缘层302。衬底301可以包括在其上将要实施动态随机存取存储(DRAM)过程的半导体衬底。栅极绝缘层302可以包括氧化物层。氧化物层可以是热氧化物层或等离子体氧化物层。
在栅极绝缘层302上方形成多晶硅层303。在多晶硅层303上方形成用作电极的导电层304。导电层304包括金属层或金属硅化物层。金属层包括钨(W)、氮化钛(TiN)和氮化钨(WN)层的其中之一。金属硅化物层包括硅化钨(WSix)层。
在导电层304上方形成栅极硬掩模层305。栅极硬掩模层305包括氮化物层。
在栅极硬掩模层305上方形成金属基硬掩模层306。金属基硬掩模层306包括钨(W)、钛(Ti)/氮化钛(TiN)、四氯化钛(TiCl4)、氮化钨(WN)、硅化钨(WSix)和氧化铝(Al2O3)层的其中之一。在此实施方案中，金属基硬掩模层306包括钨(W)层。
在金属基硬掩模层306上方形成非晶碳(C)层307和ARC层308。在ARC层308上方形成第一光刻胶图案309，以限定栅极图案形成区域。ARC层308包括氮氧化硅(SiON)层并且在形成第一光刻胶图案309时防止反射。通过在ARC层308上方涂布光刻胶层以及然后使用曝光和显影过程图案化光刻胶层来形成第一光刻胶图案309，以限定在单元区域和周边区域中的栅极图案形成区域。
参考图3B，顺序蚀刻ARC层308、非晶碳(C)层307和金属基硬掩模层306。
通过使用第一光刻胶图案309来蚀刻ARC层308和非晶碳层307。在此蚀刻过程中，使用氧气(O2)、氮气(N2)和氢气(H2)的气体混合物。当蚀刻非晶碳层307时，也使用氧气(O2)、氮气(N2)和氢气(H2)的气体混合物来蚀刻光刻胶层。因此，当完成上述蚀刻非晶碳层307的过程时，完全移除第一光刻胶图案309。以下，将蚀刻的非晶碳层307称为非晶碳图案307A。
随后，使用非晶碳图案307A作为蚀刻掩模来蚀刻金属基硬掩模层306。在此蚀刻过程期间，使用SF6基气体或CF4气体。SF6基气体或CF4气体蚀刻SiON层。因此，当完成金属基硬掩模层306的蚀刻过程时，完全移除ARC层308。以下，将蚀刻的金属基硬掩模层306称为金属基硬掩模图案306A。
当完全移除第一光刻胶图案309和ARC层308时，在栅极硬掩模层305上方只保留非晶碳图案307A和金属基硬掩模图案306A。
参考图3C，形成第二光刻胶图案310，以覆盖在图3B图所示的单元区域中的所得结构。同时暴露出在周边区域中的所得结构。通过在图3B所示的所得结构的上表面上方涂布光刻胶层以及然后使用曝光和显影过程图案化光刻胶层以只在单元区域中保留光刻胶层，来形成第二光刻胶图案310。
接着，实施一种过程以减小在周边区域中的金属基硬掩模图案306A的CD。这可通过湿式蚀刻或干式蚀刻金属基硬掩模图案306A的侧壁来完成。
使用APM溶液来实施湿式蚀刻过程。APM溶液包括以约1∶1∶5、约1∶4∶20或约1∶5∶50的比例混合的氨水(NH4OH)、过氧化氢(H2O2)和水(H2O)并且具有约21℃至约100℃的温度。
使用CF基气体、CHF基气体、NF3气体、Cl2气、BCl3气体及其气体混合物的其中之一的等离子体来实施干式蚀刻过程。CF基气体基本上包括CF4气体并且可以额外地包括氧气(O2)。
在金属基硬掩模图案306A上方所形成的非晶碳图案307A可防止湿式或干式蚀刻过程的上部侵蚀。因此，可横向蚀刻金属基硬掩模图案306A，以调整临界尺寸。
如上所述，因为第二光刻胶图案310保护单元区域并且尽其所需地选择性减小在周边区域中的金属基硬掩模图案306A的CD，所以可确保第一光刻胶图案309的曝光容限，以形成在图3A中的栅极图案。换言之，即使第一光刻胶图案309的DICD增加，也可尽其所需地减少金属基硬掩模图案306A的CD，因而确保曝光容限以防止图案坍塌。
考虑到在蚀刻栅极掩模层305时因负载效应所产生的蚀刻偏差，因而在横向蚀刻金属基硬掩模图案306A时，可调整CD。因此，可减少在第一光刻胶图案309的DICD与蚀刻的栅极硬掩模层305的FICD之间的偏移间隙。
参考图3D图，使用O2和N2的气体混合物来移除第二光刻胶图案310和非晶碳图案307A。
因此，没有被横向蚀刻的金属基硬掩模图案保留在单元区域中，而具有减小的CD的横向蚀刻的金属基硬掩模图案306A1保留在周边区域中。
参考图3E，蚀刻栅极硬掩模层305和导电层304。
在该用以形成栅极图案的蚀刻过程中，通过使用CF基气体和CHF基气体的气体混合物来蚀刻栅极硬掩模层305，其中气体混合物还可以包括氧气(O2)和氩气(Ar)。CF基气体包括CF4气体或C2F6气体，而CHF基气体包括CHF3气体。
在ICP、DPS和ECR装置之一中蚀刻导电层304。通过使用BCl3气体、CF基气体、NFx气体、SFx气体和氯气(Cl2)之一作为主蚀刻气体来实施此蚀刻过程。BCl3气体、CF基气体、NFx气体和SFx气体中的每一种气体的流量为约10sccm至约50sccm。氯气(Cl2)的流量为约50sccm至约200sccm。
在ICP或DPS装置中，通过使用约500W至约2,000W的源功率并且在主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物的其中之一来蚀刻导电层304。在ECR装置中，通过使用约1,000W至约3,000W的源功率并且在主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物的其中之一来蚀刻导电层304。在此，氧气(O2)的流量为约1sccm至约20sccm；氮气(N2)的流量为约1sccm至约100sccm；氩气(Ar)的流量为约50sccm至约200sccm；氦气(He)的流量为约50sccm至约200sccm。
蚀刻的导电层304称为用作电极的导电图案304A。蚀刻的栅极硬掩模层305称为栅极硬掩模图案305A。
如果导电层304由与金属基硬掩模层306基本相同的材料所制成，例如：如果金属基硬掩模层306及导电层304两者由钨(W)所制成，则当完成导电层304的蚀刻过程时，完全移除金属基硬掩模图案。
如果导电层304由不同于金属基硬掩模层306的材料制成，例如，如果金属基硬掩模层306由钨制成并且导电层304不包含钨，则在完成导电层304的蚀刻过程后，通过APM清洗过程移除剩余金属基硬掩模图案。
随后，在包括栅极硬掩模图案305A和导电图案304A的所得结构上形成覆盖氮化物层311。覆盖氮化物层311用以在后续栅极图案形成后实施氧化过程期间防止导电图案304A的非正常氧化。
参考图3F，蚀刻覆盖氮化物层311和多晶硅层303，以形成栅极图案。
通过使用NF3、CF4、SF6、Cl2、O2、Ar、He、HBr、N2气体及其气体混合物的其中之一来蚀刻覆盖氮化物层311。通过使用Cl2、O2、HBr和N2气体来蚀刻多晶硅层303。
当完成栅极图案的形成时，蚀刻的覆盖氮化物层保留在栅极图案的侧壁上。以下，蚀刻的覆盖氮化物层称为覆盖氮化物图案311A。蚀刻的多晶硅层称为多晶硅图案303A。
在蚀刻覆盖氮化物层311和多晶硅层303后，可以实施清洗过程。通过使用溶剂、缓冲氧化物蚀刻剂(BOE)与水或使用臭氧(O3)气体的其中之一来实施清洗过程。
在第二实施方案中，在形成导电图案304A后，形成覆盖氮化物层311。然而，可在蚀刻多晶硅层303的一部分后，形成覆盖氮化物层311。
图4是根据本发明的第三实施方案的制造半导体器件的方法的剖面图。
参考图4，在衬底401上方形成栅极绝缘层402。在栅极绝缘层402上方形成栅极图案，该栅极图案包括顺序堆叠的多晶硅图案403A、导电图案404A和栅极硬掩模图案405A。在栅极硬掩模图案405A、导电图案404A和多晶硅图案403A上部的侧壁上形成覆盖氮化图案406A。
还通过在多晶硅图案403A上部的侧壁上形成覆盖氮化图案406A，可防止在多晶硅图案403A与导电图案404A之间的间隙处发生非正常氧化。
本发明使用金属基硬掩模层206以形成栅极图案并选择性地减小在周边区域中的金属基硬掩模图案206A的CD。因此，确保第一光刻胶图案209的曝光容限。换言之，根据本发明，即使第一光刻胶图案209形成具有大的DICD，也可尽其所需地减少金属基硬掩模图案206A的CD，因而确保曝光容限并且可防止图案坍塌。
考虑到在蚀刻栅极掩模层205时因负载效应所产生的蚀刻偏差，可调整CD。因此，可减少在第一光刻胶图案209的DICD与蚀刻栅极硬掩模层205的FICD之间的偏移间隙。
当实施金属基硬掩模图案206A的横向蚀刻时，在金属基硬掩模层206上方所形成的非晶碳层207可防止上部侵蚀。
在栅极图案的侧壁上形成的覆盖氮化物层可在后续栅极氧化期间防止导电层的非正常氧化。
上述实施方案描述了形成栅极图案的应用。本发明的精神及范围可应用至用以形成其它图案例如位线图案的任何过程。
虽然已经根据特定实施方案描述了本发明，但本发明的上述实施方案仅用在说明而非限制。对本领域技术人员而言，显然可以在不背离如下述权利要求限定的发明精神和范围的情况下，进行各种变化和修改。

Claims (27)

1.一种制造半导体器件的方法，该方法包括：
提供衬底，在所述衬底中限定有单元区域和周边区域；
在所述衬底上方堆叠导电层、硬掩模层、金属基硬掩模层和非晶碳(C)图案；
使用非晶碳图案作为蚀刻掩模来蚀刻所述金属基硬掩模层，由此形成所得结构；
形成光刻胶图案，以覆盖在所述单元区域中的所述所得结构，同时暴露出在所述周边区域中的所述所得结构；
减少在所述周边区域中的蚀刻的金属基硬掩模层的宽度；
移除所述光刻胶图案和所述非晶碳图案；和
通过使用所述蚀刻的金属基硬掩模层作为蚀刻掩模来蚀刻所述硬掩模层和所述导电层，以形成导电图案。
2.如权利要求1所述的方法，其中所述金属基硬掩模层包括钨(W)层、钛(Ti)/氮化钛(TiN)层、四氯化钛(TiCl4)层、WN层、硅化钨(WSix)层和氧化铝(Al2O3)层中的一种。
3.如权利要求2所述的方法，其中通过湿式蚀刻或干式蚀刻过程来实施所述蚀刻的金属基硬掩模层的宽度的减少。
4.如权利要求3所述的方法，其中通过使用氢氧化铵-过氧化物混合物(APM)溶液来实施湿式蚀刻过程，所述APM溶液包括以约1∶1∶5、约1∶4∶20或约1∶5∶50的比例混合的氨水(NH4OH)、过氧化氢(H2O2)和水(H2O)。
5.如权利要求4所述的方法，其中所述APM溶液具有约21℃至约100℃的温度。
6.如权利要求3所述的方法，其中通过使用氟化碳(CF)基气体、CHF基气体、三氟化氮(NF3)气体、氯气(Cl2)、三氯化硼(BCl3)气体及其气体混合物的其中之一的等离子体来实施干式蚀刻过程。
7.如权利要求6所述的方法，其中所述CF基气体包括加入氧气(O2)中的四氟化碳(CF4)气体。
8.如权利要求1所述的方法，其中通过使用添加有氧气(O2)或氩气(Ar)的CF基气体与CHF基气体的气体混合物来蚀刻所述金属基硬掩模层。
9.如权利要求8所述的方法，其中所述CF基气体包括CF4气体或C2F6气体，并且所述CHF基气体包括三氟甲烷(CHF3)气体。
10.如权利要求1所述的方法，其中所述导电层具有多晶硅层和金属或金属硅化物层的堆叠结构，其中所述金属层或金属硅化物层包括钨(W)层、氮化钨(WN)层、硅化钨(WSix)层和氮化钛(TiN)层中的一种。
11.如权利要求1所述的方法，其中在感应耦合等离子体(ICP)、去耦等离子体源(DPS)和电子回旋共振(ECR)装置中，通过使用BCl3气体、CF基气体、NFx气体、SFx气体和氯气(Cl2)中的一种作为主蚀刻气体来蚀刻所述导电层。
12.如权利要求11所述的方法，其中所述BCl3气体、CF基气体、NFx气体和SFx气体中的每一种气体的流量为约10sccm至约50sccm，所述氯气(Cl2)的流量为约50sccm至约200sccm。
13.如权利要求11所述的方法，其中在ICP装置或DPS装置中，通过供应约500W至约2,000W的源功率并且在所述主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物中的一种来蚀刻所述导电层。
14.如权利要求11所述的方法，其中在ECR装置中，通过供应约1,000W至约3,000W的源功率并且在主蚀刻气体中加入氧气(O2)、氮气(N2)、氩气(Ar)、氦气(He)及其气体混合物中的一种来蚀刻所述导电层。
15.如权利要求13所述的方法，其中所述氧气(O2)的流量为约1sccm至约20sccm，所述氮气(N2)的流量为约1sccm至约100sccm，所述氩气(Ar)的流量为约50sccm至约200sccm，并且所述氦气(He)的流量为约50sccm至约200sccm。
16.如权利要求1所述的方法，其中所述导电层由与所述金属基硬掩模层相同的材料制成，并且在蚀刻所述导电层时，移除所述金属基硬掩模层。
17.如权利要求1所述的方法，还包括：
当所述导电层由不同于所述金属基硬掩模层的材料制成时，在蚀刻所述导电层后，移除所述蚀刻的金属基硬掩模层。
18.如权利要求17所述的方法，其中通过APM清洗过程来移除所述蚀刻的金属基硬掩模层。
19.如权利要求1所述的方法，其中所述导电层包括多晶硅层和金属或金属硅化物层，并且形成所述导电图案包括：
蚀刻所述硬掩模层和所述金属或金属硅化物层；
在包括所述蚀刻的硬掩模层和所述蚀刻的金属或金属硅化物层的所得结构的表面上方形成覆盖氮化物层；
蚀刻所述覆盖氮化物层，以在所述蚀刻的硬掩模层和所述蚀刻的金属或金属硅化物层的侧壁上形成覆盖氮化物图案，以及
蚀刻所述多晶硅层。
20.如权利要求19所述的方法，其中通过使用NF3气体、CF4气体、SF6气体、Cl2气体、O2气体、Ar气体、He气体、HBr气体、N2气体及其气体混合物中的一种来蚀刻所述覆盖氮化物层。
21.如权利要求1所述的方法，其中所述导电层包括多晶硅层，所述方法还包括使用Cl2气体、O2气体、HBr气体和N2气体来蚀刻多晶硅层。
22.如权利要求19所述的方法，还包括在蚀刻所述多晶硅层后，实施清洗过程。
23.如权利要求22所述的方法，其中通过使用溶剂、缓冲氧化物蚀刻剂(BOE)与水或使用臭氧(O3)气体的其中之一来实施所述清洗过程。
24.如权利要求10所述的方法，其中形成所述导电图案包括：
蚀刻所述硬掩模层和所述金属或金属硅化物层；
蚀刻所述多晶硅层的上部；
在所述所得结构的表面上方形成所述覆盖氮化物层，所述所得结构包括所述蚀刻的硬掩模层、所述蚀刻的金属或金属硅化物层、和所述部分蚀刻的多晶硅层；
蚀刻所述覆盖氮化物层，以在所述蚀刻的硬掩模层、所述蚀刻的金属或金属硅化物层、和所述多晶硅层的蚀刻的上部的侧壁上形成所述覆盖氮化图案；以及
蚀刻所述多晶硅层的剩余部分。
25.一种制造半导体器件的方法，该方法包括：
在衬底上方形成栅极绝缘层，所述衬底包括单元区域和周边区域；
在所述衬底上方形成金属基硬掩模层；
在所述金属基硬掩模层上方形成非晶碳层；
蚀刻所述非晶碳层，以形成非晶碳图案；
使用所述非晶碳图案来蚀刻所述金属基硬掩模层，以形成金属基硬掩模图案；
形成光刻胶图案，以覆盖在所述单元区域中的所得结构，同时暴露出所述周边区域；以及
蚀刻所述金属基硬掩模图案的侧壁，以减小在所述周边区域中的所述金属基硬掩模图案的临界尺寸(CD)。
26.如权利要求25所述的方法，还包括：
在所述栅极绝缘层上方形成多晶硅层；
在所述多晶硅层上方形成导电层；
通过使用所述金属基硬掩模图案来蚀刻所述导电层，以形成导电图案。
27.如权利要求26所述的方法，其中所述导电层包括所述多晶硅层和所述金属或金属硅化物层，并且形成所述导电图案包括：
在所述导电层上方形成硬掩模层；
蚀刻所述硬掩模层和所述金属或金属硅化物层；
在包括所述蚀刻的硬掩模层和所述蚀刻的金属或金属硅化物层的所得结构的表面上方形成覆盖氮化物层；
蚀刻所述覆盖氮化物层，以在所述蚀刻的硬掩模层和所述蚀刻的金属或金属硅化物层的侧壁上形成覆盖氮化物图案，以及
蚀刻所述多晶硅层。
CNA2007103083909A 2007-03-23 2007-12-29 半导体器件的制造方法 Pending CN101271831A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070028683A KR20080086686A (ko) 2007-03-23 2007-03-23 반도체 소자의 제조방법
KR10-2007-0028683 2007-03-23

Publications (1)

Publication Number Publication Date
CN101271831A true CN101271831A (zh) 2008-09-24

Family

ID=39775174

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007103083909A Pending CN101271831A (zh) 2007-03-23 2007-12-29 半导体器件的制造方法

Country Status (4)

Country Link
US (1) US20080233730A1 (zh)
KR (1) KR20080086686A (zh)
CN (1) CN101271831A (zh)
TW (1) TW200839847A (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102354669A (zh) * 2011-10-25 2012-02-15 上海华力微电子有限公司 硅纳米线器件的制作方法
CN102693906A (zh) * 2012-06-11 2012-09-26 上海宏力半导体制造有限公司 削弱侧壁再沉积的方法、刻蚀方法及半导体器件制造方法
CN102779741A (zh) * 2011-05-11 2012-11-14 中芯国际集成电路制造(上海)有限公司 一种栅极刻蚀方法
CN102867743A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法
CN104630774A (zh) * 2015-02-28 2015-05-20 苏州工业园区纳米产业技术研究院有限公司 刻蚀气体及其应用
CN104851516A (zh) * 2015-04-08 2015-08-19 信利（惠州）智能显示有限公司 导电图形的制作方法及导电膜
CN104979281A (zh) * 2015-05-25 2015-10-14 上海华力微电子有限公司 一种接触孔形成方法
CN105226049A (zh) * 2014-06-26 2016-01-06 中芯国际集成电路制造(上海)有限公司 用于互连层结构的掩膜组件及互连层的制作方法
CN105742183A (zh) * 2014-12-10 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105742229A (zh) * 2014-12-10 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109216185A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875655B1 (ko) 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9153453B2 (en) * 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
CN103091747B (zh) * 2011-10-28 2015-11-25 清华大学 一种光栅的制备方法
US8802510B2 (en) * 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
TWI517439B (zh) * 2013-08-13 2016-01-11 隆達電子股份有限公司 發光二極體結構、發光二極體基板及其製作方法
KR102171265B1 (ko) 2014-07-08 2020-10-28 삼성전자 주식회사 금속 마스크를 이용한 패터닝 방법 및 그 패터닝 방법을 포함한 반도체 소자 제조방법
US10672611B2 (en) * 2018-10-19 2020-06-02 International Business Machines Corporation Hardmask stress, grain, and structure engineering for advanced memory applications

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022142A (ja) * 1988-06-13 1990-01-08 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
US6507349B1 (en) * 2000-01-06 2003-01-14 Becomm Corporation Direct manipulation of displayed content
JP2001230233A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置の製造方法
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
EP1492161A4 (en) * 2002-03-29 2006-05-24 Tokyo Electron Ltd METHOD FOR CONSTITUTING AN UNDERLYING INSULATING FILM
US20030235981A1 (en) * 2002-06-25 2003-12-25 Eric Paton Method and device using silicide contacts for semiconductor processing
JP2006511965A (ja) * 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
TWI335615B (en) * 2002-12-27 2011-01-01 Hynix Semiconductor Inc Method for fabricating semiconductor device using arf photolithography capable of protecting tapered profile of hard mask
US7098141B1 (en) * 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
JP3833189B2 (ja) * 2003-05-27 2006-10-11 株式会社リコー 半導体装置及びその製造方法
US7157791B1 (en) * 2004-06-11 2007-01-02 Bridge Semiconductor Corporation Semiconductor chip assembly with press-fit ground plane
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
JP2006093334A (ja) * 2004-09-22 2006-04-06 Ses Co Ltd 基板処理装置
KR100562657B1 (ko) * 2004-12-29 2006-03-20 주식회사 하이닉스반도체 리세스게이트 및 그를 구비한 반도체장치의 제조 방법
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US7494878B2 (en) * 2006-10-25 2009-02-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of forming the same

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779741B (zh) * 2011-05-11 2015-07-29 中芯国际集成电路制造(上海)有限公司 一种栅极刻蚀方法
CN102779741A (zh) * 2011-05-11 2012-11-14 中芯国际集成电路制造(上海)有限公司 一种栅极刻蚀方法
CN102354669A (zh) * 2011-10-25 2012-02-15 上海华力微电子有限公司 硅纳米线器件的制作方法
CN102693906A (zh) * 2012-06-11 2012-09-26 上海宏力半导体制造有限公司 削弱侧壁再沉积的方法、刻蚀方法及半导体器件制造方法
CN102693906B (zh) * 2012-06-11 2017-03-01 上海华虹宏力半导体制造有限公司 削弱侧壁再沉积的方法、刻蚀方法及半导体器件制造方法
CN102867743B (zh) * 2012-09-17 2015-04-29 上海华力微电子有限公司 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法
CN102867743A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法
CN105226049A (zh) * 2014-06-26 2016-01-06 中芯国际集成电路制造(上海)有限公司 用于互连层结构的掩膜组件及互连层的制作方法
CN105226049B (zh) * 2014-06-26 2019-02-26 中芯国际集成电路制造(上海)有限公司 用于互连层结构的掩膜组件及互连层的制作方法
CN105742183A (zh) * 2014-12-10 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105742229A (zh) * 2014-12-10 2016-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105742183B (zh) * 2014-12-10 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105742229B (zh) * 2014-12-10 2018-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104630774A (zh) * 2015-02-28 2015-05-20 苏州工业园区纳米产业技术研究院有限公司 刻蚀气体及其应用
CN104851516A (zh) * 2015-04-08 2015-08-19 信利（惠州）智能显示有限公司 导电图形的制作方法及导电膜
CN104979281A (zh) * 2015-05-25 2015-10-14 上海华力微电子有限公司 一种接触孔形成方法
CN109216185A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN109216185B (zh) * 2017-07-03 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Also Published As

Publication number Publication date
TW200839847A (en) 2008-10-01
US20080233730A1 (en) 2008-09-25
KR20080086686A (ko) 2008-09-26

Similar Documents

Publication Publication Date Title
CN101271831A (zh) 半导体器件的制造方法
KR100540475B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US7482279B2 (en) Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask
JP2006310749A (ja) 半導体素子のトランジスタ製造方法
US5164331A (en) Method of forming and etching titanium-tungsten interconnects
US8921189B2 (en) Method for fabricating semiconductor device
KR20060133166A (ko) 불휘발성 메모리 장치의 게이트 형성 방법
JP2005531919A (ja) 集積回路装置およびその製造方法
KR100706780B1 (ko) 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
US20070281479A1 (en) Process including silo-chloro passivation for etching tungsten silicide overlying polysilicon
CN101211754B (zh) 制造半导体器件的方法
CN101217113A (zh) 半导体器件中栅电极的形成方法
JP4740599B2 (ja) 半導体装置の製造方法
JP2001237425A (ja) 垂直した側面形状を有するゲート電極の製造方法
US6087264A (en) Methods for patterning microelectronic structures using chlorine and oxygen
KR20040022996A (ko) 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
KR100799133B1 (ko) 반도체소자의 리세스게이트 제조 방법
KR100792410B1 (ko) 듀얼폴리 리세스게이트의 제조 방법
JP2009253246A (ja) 半導体装置および半導体装置の製造方法
JP2011151061A (ja) 半導体装置の製造方法
JPH11135481A (ja) エッチング方法
KR20050116314A (ko) 반도체소자의 깊은 콘택홀 형성 방법
JP3780657B2 (ja) エッチング方法
JP3358179B2 (ja) ポリシリコン層のプラズマ・エッチング方法
JPH10275857A (ja) コンタクトの形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080924