KR100792410B1 - 듀얼폴리 리세스게이트의 제조 방법 - Google Patents

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Abstract

본 발명은 채널손실을 방지하면서 리세스게이트 구조와 듀얼폴리게이트구조를 동시에 형성할 수 있는 듀얼폴리리세스게이트의 제조 방법을 제공하기 위한 것으로, 본 발명의 듀얼폴리 리세스게이트의 제조 방법은 셀영역과 주변영역-NMOS 영역과 PMOS 영역 포함-이 정의된 반도체기판의 상기 셀영역에 리세스게이트패턴을 형성하는 단계; 상기 리세스게이트패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 상기 리세스게이트패턴의 내부를 채울때까지 상기 게이트산화막 상에 불순물이 도핑된 제1폴리실리콘을 증착하는 단계; 상기 제1폴리실리콘의 표면을 평탄화시키는 단계; 상기 게이트산화막이 노출될 때까지 상기 제1폴리실리콘을 전면식각하여 상기 리세스게이트패턴의 내부에 매립되는 제1폴리실리콘을 잔류시키는 단계; 상기 잔류 제1폴리실리콘을 포함한 전면에 상기 셀영역과 NMOS 영역에 대응하여 N형 불순물이 도핑되고 상기 PMOS 영역에 대응하여 P형 불순물이 도핑된 제2폴리실리콘을 형성하는 단계; 상기 제2폴리실리콘 상에 게이트금속과 하드마스크질화막을 형성하는 단계; 및 상기 하드마스크질화막, 게이트금속 및 상기 제2폴리실리콘에 대해 게이트패터닝을 진행하는 단계를 포함한다.
듀얼폴리 리세스게이트, 채널손실, 폴리실리콘, 언도우프드, 전면식각

Description

듀얼폴리 리세스게이트의 제조 방법{METHOD FOR MANUFACTURING DUAL POLYSILICON RECESS GATE}
도 1a 및 도 1b는 종래기술에 따른 듀얼폴리 리세스 게이트의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 듀얼 폴리 리세스게이트의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 하드마스크폴리실리콘 25 : 리세스게이트패턴
26 : 게이트산화막 27 : 매립 N형 도우프드 폴리시리콘
28a : N형 도우프드 폴리실리콘 28b : P형 도우프드 폴리실리콘
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리 리세스 게이트 의 제조 방법에 관한 것이다.
소자의 패턴크기가 작아짐에 따라 셀게이트 형성시 좁아진 채널길이로 인한 숏채널효과를 극복하고 리프레시 특성을 향상시키기 위하여 리세스게이트(Recess Gtae) 형성 방법이 도입되고 있다.
또한, 소자특성 향상을 위한 게이트 형성 방법으로 PMOS의 게이트와 NMOS의 게이트를 동일 도전형의 폴리실리콘을 사용하지 않고 PMOS는 p+ 폴리실리콘을 사용하고, NMOS는 n+ 폴리폴리실리콘을 사용하여 소자의 동작속도와 저전력 동작을 구현하는 듀얼 폴리게이트(Dual Polysilicon Gate; DPG) 방법이 도입되고 있다.
패턴크기가 작은 소자에서 상기의 소자특성을 갖도록 하기 위해서는 셀영역의 리세스게이트 구조와 듀얼폴리게이트 구조가 동시에 사용되는 듀얼폴리 리세스게이트(Dual Polysilicon Recess Gate) 구조를 도입하여야 한다.
도 1a 및 도 1b는 종래기술에 따른 듀얼폴리 리세스 게이트의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀영역(Cell)과 주변영역이 정의되고, 주변영역이 NMOS 영역(PERI. NMOS)과 PMOS 영역(PERI. PMOS)으로 구분된 반도체기판(11)의 셀영역에 리세스게이트패턴(12)을 형성한다.
이어서, 전면에 게이트산화막(13)을 형성한 후, 게이트산화막(13) 상에 언도우프드 폴리실리콘을 증착한다.
이어서, 셀영역과 주변영역의 NMOS 영역에 N형 불순물 이온주입을 진행하고, 주변영역의 PMOS 영역에 P형 불순물 이온주입을 진행한다. 이로써, 언도우프드 폴 리실리콘은 셀영역과 주변영역의 NMOS 영역에서는 N형 도우프드 폴리실리콘(14a)이 되고, 주변영역의 PMOS 영역에서는 P형 도우프드 폴리실리콘(14b)이 된다.
도 1b에 도시된 바와 같이, 전면에 게이트금속(15)과 하드마스크질화막(16)을 증착한 후, 게이트패터닝 공정을 진행하여 게이트구조를 완성한다.
그러나, 종래기술과 같이, 듀얼폴리게이트(DPG) 및 리세스게이트(RG)를 동시에 사용하는 구조에서는 셀영역 역시 언도우프드 폴리실리콘에 N형 불순물의 이온주입공정을 행하여야 하는데, U 모양의 리세스게이트패턴 내부에 폴리실리콘이 채워져 폴리실리콘의 두께가 두꺼워지므로 리세스게이트 내부 폴리실리콘까지 N형 불순물을 이온주입하지 못하여 채널손실, 즉 ASCD(Active Sub Channel Damage)이 발생하는 문제가 있다. 따라서, 듀얼폴리게이트(DPG) 구조에서는 리세스게이트패턴(RG) 내부의 폴리실리콘을 N형으로 변화시킬 수 없어 리세스게이트 형성 방법을 사용할 수가 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 채널손실을 방지하면서 리세스게이트 구조와 듀얼폴리게이트구조를 동시에 형성할 수 있는 듀얼폴리리세스게이트의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기위한 본 발명의 듀얼폴리 리세스게이트의 제조 방법은 셀영역과 주변영역-NMOS 영역과 PMOS 영역 포함-이 정의된 반도체기판의 상기 셀영역에 리세스게이트패턴을 형성하는 단계; 상기 리세스게이트패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 상기 리세스게이트패턴의 내부를 채울때까지 상기 게이트산화막 상에 불순물이 도핑된 제1폴리실리콘을 증착하는 단계; 상기 제1폴리실리콘의 표면을 평탄화시키는 단계; 상기 게이트산화막이 노출될 때까지 상기 제1폴리실리콘을 전면식각하여 상기 리세스게이트패턴의 내부에 매립되는 제1폴리실리콘을 잔류시키는 단계; 상기 잔류 제1폴리실리콘을 포함한 전면에 상기 셀영역과 NMOS 영역에 대응하여 N형 불순물이 도핑되고 상기 PMOS 영역에 대응하여 P형 불순물이 도핑된 제2폴리실리콘을 형성하는 단계; 상기 제2폴리실리콘 상에 게이트금속과 하드마스크질화막을 형성하는 단계; 및 상기 하드마스크질화막, 게이트금속 및 상기 제2폴리실리콘에 대해 게이트패터닝을 진행하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제1폴리실리콘을 평탄화시키는 단계는, CMP(Chemical Mechanical Polishing)를 사용하는 것을 특징으로 한다.
바람직하게, 상기 전면식각은 상기 게이트산화막에 대한 식각선택비를 높인 폴리실리콘 식각조건으로 진행하는 것을 특징으로 하며, 상기 전면식각은, 식각가스로 Cl2, HBr, BCl3 또는 이들의 혼합가스를 주식각가스로 하고, 상기 주식식각가스에 O2 또는 N2를 첨가하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 듀얼폴리 리세스게이트의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Cell)과 주변영역이 정의되고, 주변영역이 NMOS 영역(PERI. NMOS)과 PMOS 영역(PERI. PMOS)으로 구분된 반도체기판(21) 상에 패드산화막(22), 하드마스크폴리실리콘(23)을 차례로 형성한 후, 셀영역의 하드마스크폴리실리콘(23) 상에 감광막을 이용하여 리세스마스크(24)를 형성한다.
도 2b에 도시된 바와 같이, 리세스마스크(24)를 식각배리어로 하여 하드마스크폴리실리콘(23)을 식각한 후, 리세스마스크(24)를 제거한다.
다음으로, 하드마스크폴리실리콘(23)을 식각배리어로 패드산화막(22)을 식각한 후, 연속해서 반도체기판(21)을 식각하여 리세스게이트패턴(25)을 형성한다. 이때, 반도체기판(21) 식각시에 하드마스크폴리실리콘(23)도 동시에 식각되어 모두 제거된다.
한편, 하드마스크폴리실리콘(23)외에 하드마스크 물질로는 SiN, SiON, SiOx 또는 비정질카본이 가능하며, 하드마스크를 도입하지 않고 바로 리세스마스크를 형성할 수도 있다.
그리고, 리세스게이트패턴(25)을 형성하기 위한 반도체기판(21)의 식각, 즉 실리콘 리세스 식각 공정은 ICP, DPS, ECR 또는 MERIE 형태의 장비에서 Cl2(10sccm ∼100sccm), O2(1sccm∼20sccm), HBr(10sccm∼100sccm) 및 Ar(10sccm∼100sccm) 가스를 혼합 사용하고, 바텀파워는 50∼400W, 압력은 5∼50mT으로 사용한다. 그리고, 실리콘리세스식각후에 리세스게이트패턴(25)의 식각모양을 둥근 모서리 프로파일을 갖도록 하고, 혼프로파일(Horn profile)을 감소시키고, 식각시 플라즈마손상을 완화시키기 위해 실리콘리세스 식각후 CF/O2 플라즈마를 사용한 LET(Light Etch Treatment) 공정을 진행한다.
도 2c에 도시된 바와 같이, 패드산화막(22)을 건식 또는 습식식각으로 제거하여 모든 영역의 반도체기판(21)의 표면을 노출시킨다.
이어서, 노출된 반도체기판(21)의 표면 상에 게이트산화막(26)을 형성한 후, 게이트산화막(26) 상에 N형 불순물이 도핑되어 있는 N형 도우프드 폴리실리콘(27)을 증착한다.
이어서, 폴리실리콘 전면식각(Etch back)을 게이트산화막(26)이 드러날때까지 진행하여 리세스게이트패턴(25)의 내부에만 N형 도우프드 폴리실리콘(27)을 잔류시킨다. 이하, 리세스게이트패턴(25) 내부에만 잔류하는 N형 도우프드 폴리실리콘(27)을 '매립 N형 도우프드 폴리실리콘(27)'이라 한다.
상기, 전면식각 공정시 게이트산화막(26)이 손상되지 않도록 하기 위해 게이트산화막(26)에 대한 식각선택비를 높인 폴리실리콘 식각조건으로 진행하는데, 예컨대, 식각가스로 Cl2, HBr, BCl3 또는 이들의 혼합가스를 주식각가스로 하고, 이 주식식각가스에 O2 또는 N2를 첨가하므로써 게이트산화막(26)에 대한 식각선택비를 증가시킨다.
그리고, 폴리실리콘 전면식각후 리세스게이트패턴(25) 내부에 잔류하는 매립 N형 도우프드 폴리실리콘(27)의 상부 모양이 최초 증착시 리세스게이트패턴에 매립되는 형상에 의해 생기는 첨점모양(V자형 골)이 전면식각후에도 전사되어 생기는 첨점 모양을 방지하기 위하여 N형 도우프드 폴리실리콘 증착후 미리 CMP(Chemical Mechanical Polishing)를 진행한 후에 전면식각을 진행한다.
도 2d에 도시된 바와 같이, 전면에 언도우프드 폴리실리콘(28)을 증착한다.
이어서, 언도우프드 폴리실리콘(28) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역과 주변영역의 NMOS 영역(PERI. NMOS)을 개방시키는 N+ 마스크패턴(29)을 형성한다.
이어서, N+ 마스크패턴(29)에 의해 노출된 셀지역 및 주변지역의 NMOS 지역만 선택적으로 인 또는 비소 등의 N형 불순물 이온주입을 진행하여 셀지역과 주변지역의 NMOS 지역의 언도우프드 폴리실리콘(28)을 N형 도우프드 폴리실리콘(28a)으로 변화시킨다.
도 2e에 도시된 바와 같이, N+ 마스크패턴(29)을 제거한다.
이어서, N형 도우프드 폴리실리콘(28a)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 PMOS 영역(PERI. PMOS)을 개방시키는 P+ 마스크패턴(30)을 형성한다.
이어서, P+ 마스크패턴(30)에 의해 노출된 주변지역의 PMOS 지역만 선택적으로 보론 등의 P형 불순물 이온주입을 진행하여 주변지역의 PMOS 지역의 언도우프드 폴리실리콘(28)을 P형 도우프드 폴리실리콘(28b)으로 변화시킨다.
도 2f에 도시된 바와 같이, P+ 마스크패턴(30)을 제거한 후 게이트금속(31)과 하드마스크질화막(32)을 차례로 증착한다. 여기서, 게이트금속(31)은 텅스텐실리사이드(WSix), 텅스텐(W), 코발트실리사이드(CoSix) 또는 티타늄실리사이드(TiSix) 중에서 선택된다.
이어서, 게이트패터닝 공정을 진행하여 게이트 구조를 완성한다. 게이트패터닝 공정시 게이트금속(31)의 식각은 ICP, DPS, ECR의 고밀도플라즈마식각장비에서 BCl3, CF계, NF계, SF계 가스(10sccm∼50sccm) 또는 Cl2(50sccm∼200sccm)을 사용하거나, 이들 가스를 혼합하여 사용한다. ICP, DPS 형태의 장비를 사용하는 경우에는 식각모양이 수직단면 모양을 갖도록 소스파워 500W∼2000W로 하고, O2(1sccm∼30sccm), N2(1sccm∼250sccm), Ar(50sccm∼250sccm) 또는 He(50sccm∼250sccm) 중에서 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가한다. ECR 형태의 장비를 사용하는 경우에는, 식각모양이 수직단면 모양을 갖도록 마이프로웨이브파워 1000W∼3000W로 하고, O2(1sccm∼30sccm), N2(1sccm∼250sccm), Ar(50sccm∼200sccm) 또는 He(50sccm∼250sccm) 중에서 어느 하나를 첨가하거나 이들 가스를 혼합하여 첨가한다. 한편, 게이트금속(31)이 텅스텐실리사이드인 경우에는 과도식각이 수반되어 하부의 폴리실리콘이 식각되어 게이트산화막이 드러나는데, 게이트산화막의 손상을 방지하기위해 Cl2/N2 플라즈마 또는 Cl2/N2에 O2, He이 첨가된 플라즈마를 사용한다. 이때, Cl2는 20sccm∼150sccm, N2는 10sccm∼100sccm으로 흘려준다.
그리고, 게이트패터닝 공정에서 N형/P형 도우프드 폴리실리콘(28a/28b)의 식각 공정은 ICP, DPS, ECR 형태의 고밀도플라즈마 식각장비에서 HBr과 산소를 첨가한 플라즈마를 사용하여 진행하므로써, 게이트금속(31)과 게이트산화막(26)의 소모는 거의 없이 폴리실리콘만 선택적으로 식각할 수 있다. ICP, DPS 형태의 장비를 사용하는 경우에는 소스파워 500W∼2000W로 하고, HBr의 유량을 50sccm∼200sccm으로 하며, O2의 유량을 2sccm∼20sccm으로 한다. ECR 형태의 장비를 사용하는 경우에는, 마이프로웨이브파워 1000W∼3000W로 하고, HBr의 유량을 50sccm∼200sccm으로 하고, O2의 유량을 2sccm∼20sccm으로 한다.
위와 같은 패터닝에 의해 형성되는 셀지역의 게이트구조는 리세스게이트패턴(25) 내부에 형성된 매립 N형 도우프드 폴리실리콘(27), 매립 N형 도우프드 폴리실리콘(27) 상의 N형 도우프드 폴리실리콘(28a), N형 도우프드 폴리실리콘(28a) 상의 게이트금속(31) 및 게이트금속(31) 상의 하드마스크질화막(32)으로 이루어진다.
그리고, 주변지역의 NMOS의 게이트구조는 N형 도우프드 폴리실리콘(28a), N형 도우프드 폴리실리콘(28a) 상의 게이트금속(31) 및 게이트금속(31) 상의 하드마스크질화막(32)으로 이루어진다.
그리고, 주변지역의 PMOS의 게이트구조는 P형 도우프드 폴리실리콘(28b), P형 도우프드 폴리실리콘(28b) 상의 게이트금속(31) 및 게이트금속(31) 상의 하드마스크질화막(32)으로 이루어진다.
위와 같은 게이트구조에 따르면, 셀영역에 형성되는 게이트가 리세스게이트 구조를 갖고, NMOS와 PMOS의 게이트가 서로 다른 불순물이 도핑된 폴리실리콘으로 이루어지므로 듀얼폴리 게이트 구조가 된다.
상술한 실시예에 따르면, 듀얼폴리게이트 방법과 리세스게이트 방법을 동시에 적용하고 있으며, 리세스게이트 공정시 리세스게이트패턴 내부에 N형 도우프드 폴리실리콘을 매립하므로 후속 N형 불순물 이온주입시 리세스게이트패턴 내부까지 진행할 필요가 없으면서도 충분히 채널특성을 확보할 수 있다.
그리고, 전술한 실시예에서 불순물 이온주입은 이온빔 방식 또는 플라즈마도핑 방식을 이용한다.
그리고, 언도우프드 폴리실리콘을 증착한 후 N형 불순물 또는 P형 불순물을 진행하는 방법외에도 최초에 불순물이 도핑된 폴리실리콘을 증착할 수도 있다. 예컨대, N형 도우프드 폴리실리콘을 증착한 후 이온주입공정없이 셀영역과 주변영역의 NMOS 지역의 N형 도우프드 폴리실리콘을 형성하고, 주변영역의 PMOS 영역은 P형 불순물 이온주입을 선택적으로 진행하여 P형 도우프드 폴리실리콘을 형성한다.
그리고, 셀영역은 물론 주변영역에서도 리세스게이트 구조를 사용하는 경우에도 리세스게이트패턴을 미리 매립한 후에 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스게이트를 사용하므로 소자의 리프레시 특성을 향상시키고, 또한 듀얼폴리게이트 구조를 사용하므로서 소자의 속도 향상 및 저전력 동작을 이룰 수 있어, 미세 패턴 크기의 소자에서 고품질의 소자를 제조할 수 있는 효과가 있다.

Claims (6)

  1. 셀영역과 주변영역-NMOS 영역과 PMOS 영역 포함-이 정의된 반도체기판의 상기 셀영역에 리세스게이트패턴을 형성하는 단계;
    상기 리세스게이트패턴을 포함한 전면에 게이트산화막을 형성하는 단계;
    상기 리세스게이트패턴의 내부를 채울때까지 상기 게이트산화막 상에 불순물이 도핑된 제1폴리실리콘을 증착하는 단계;
    상기 제1폴리실리콘의 표면을 평탄화시키는 단계;
    상기 게이트산화막이 노출될 때까지 상기 제1폴리실리콘을 전면식각하여 상기 리세스게이트패턴의 내부에 매립되는 제1폴리실리콘을 잔류시키는 단계;
    상기 잔류 제1폴리실리콘을 포함한 전면에 상기 셀영역과 NMOS 영역에 대응하여 N형 불순물이 도핑되고 상기 PMOS 영역에 대응하여 P형 불순물이 도핑된 제2폴리실리콘을 형성하는 단계;
    상기 제2폴리실리콘 상에 게이트금속과 하드마스크질화막을 형성하는 단계; 및
    상기 하드마스크질화막, 게이트금속 및 상기 제2폴리실리콘에 대해 게이트패터닝을 진행하는 단계
    를 포함하는 듀얼폴리 리세스게이트의 제조 방법.
  2. 제1항에 있어서,
    상기 제1폴리실리콘을 평탄화시키는 단계는,
    CMP(Chemical Mechanical Polishing)를 사용하는 듀얼폴리 리세스게이트의 제조 방법.
  3. 제1항에 있어서,
    상기 전면식각은,
    상기 게이트산화막에 대한 식각선택비를 높인 폴리실리콘 식각조건으로 진행하는 것을 특징으로 하는 듀얼폴리 리세스게이트의 제조 방법.
  4. 제3항에 있어서,
    상기 전면식각은, 식각가스로 Cl2, HBr, BCl3 또는 이들의 혼합가스를 주식각가스로 하고, 상기 주식식각가스에 O2 또는 N2를 첨가하여 진행하는 것을 특징으로 하는 듀얼폴리 리세스게이트의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1폴리실리콘은, N형 불순물이 도핑된 것을 특징으로 하는 듀얼폴리 리세스게이트의 제조 방법.
  6. 제1항에 있어서,
    상기 제2폴리실리콘을 형성하는 단계는,
    언도우프드된 폴리실리콘을 형성하는 단계;
    상기 셀영역과 주변영역의 NMOS 영역에 대응하는 상기 폴리실리콘에 대해 N형 불순물이온주입을 진행하는 단계; 및
    상기 주변영역의 PMOS 영역에 대응하는 상기 폴리실리콘에 대해 P형 불순물이온주입을 진행하는 단계
    를 포함하는 듀얼폴리 리세스게이트의 제조 방법.
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