KR100249024B1 - 플랫 셀의 제조방법 - Google Patents
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Abstract
본 발명은 플랫 셀의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 소정의 제 1 방향으로 줄무늬 형태로 노출시키는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하고 상기 트렌치의 바닥면에 제 2 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 감광막을 제거하고 상기 트렌치 내에 매립산화막을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트절연막을 형성하고 상기 게이트절연막 및 매립산화막 상에 상기 제 1 방향과 수직인 제 2 방향으로 줄무늬 형태를 갖는 워드라인을 형성하는 공정을 구비한다. 따라서, 토포그래피 특성을 향상시켜 미세 패턴닝이 용이하므로 워드라인을 미세하게 패터닝하여 셀의 집적도를 향상시킬 수 있으며, 또한, 매립산화막을 CVD 방법으로 증착하고 에치백하여 형성하므로 불순물영역의 불순물이 측방향으로 확산되는 것을 억제하여 채널 길이의 감소를 줄일 수 있다.
Description
본 발명은 플랫 셀(Flat Cell)의 제조방법에 관한 것으로, 특히, 매립산화막(buried oxide film)을 트렌치 내에 형성하여 평탄도를 향상할 수 있는 플렛 셀의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 플랫 셀의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 감광막(13)을 도포한다. 그리고, 감광막(13)을 노광 및 현상하여 반도체기판(11)의 소정 부분을 채널의 길이 방향과 수직하는 제 1 방향으로 줄무늬 형태로 노출시킨다.
감광막(13)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 고농도로 이온 주입하여 이온주입영역(15)을 형성한다.
도 1b를 참조하면, 감광막(13)을 제거한다. 그리고, 반도체기판(11)의 표면에 열산화에 의해 산화막(18)을 형성한다. 이 때, 반도체기판(11)의 이온주입영역(15)이 형성된 부분은 이온 주입시 격자가 손상되므로 격자가 손상되지 않은 부분 보다 빠른 속도로 산화된다. 그러므로, 반도체기판(11)의 이온주입영역(15)이 형성된 부분에 산화막(18) 보다 두꺼운 매립산화막(17)이 형성된다. 또한, 산화 공정시 열에 의해 이온주입영역(15) 내의 불순물이 확산되어 매립산화막(17) 하부에 비트라인으로 이용되는 불순물영역(19)이 형성된다. 이 때, 불순물영역(19) 사이는 채널 영역이 된다.
도 1c를 참조하면, 산화막(18)을 제거하여 반도체기판(11)을 노출시킨다. 그리고, 반도체기판(11)의 노출된 부분에 열산화방법에 의해 게이트절연막(21)을 형성한다.
게이트절연막(21) 및 매립산화막(17) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 다결정실리콘을 채널의 길이 방향인 제 2 방향으로 줄무늬 형태로 포토리쏘그래피 방법으로 패터닝하여 워드라인(23)을 형성한다.
그러나, 상술한 종래 기술은 셀의 크기가 감소됨에 따라 매립산화막에 의해 토포그래피(topography) 특성이 저하되므로 워드라인을 미세하게 패터닝하기 어려운 문제점이 있었다. 또한, 매립절연막 산화시 주입된 이온들이 측방향으로 확산되어 채널 길이가 감소되는 문제점이 있었다.
따라서, 본 발명의 목적은 셀의 크기가 감소되어 토포그래피 특성이 저하되는 것을 방지하여 워드라인을 미세하게 패터닝하여 집적도를 향상시킬 수 있는 플랫 셀의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 플랫 셀의 제조방법은 제 1 도전형의 반도체기판 상에 소정의 제 1 방향으로 줄무늬 형태로 노출시키는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하고 상기 트렌치의 바닥면에 제 2 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 감광막을 제거하고 상기 트렌치 내에 매립산화막을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트절연막을 형성하고 상기 게이트절연막 및 매립산화막 상에 상기 제 1 방향과 수직인 제 2 방향으로 줄무늬 형태를 갖는 워드라인을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 플랫 셀의 제조공정도
도 2a 내지 도 2c는 본 발명에 따른 플랫 셀의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 플래쉬 메모리 셀의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 상에 감광막(33)을 도포한다. 그리고, 감광막(33)을 노광 및 현상하여 반도체기판(31)의 소정 부분을 채널의 길이 방향과 수직하는 제 1 방향으로 줄무늬 형태로 노출시킨다.
감광막(33)을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 건식 방법으로 소정 깊이 식각하여 트렌치(35)를 형성한다. 그리고, 감광막(33)을 마스크로 사용하여 반도체기판(31)의 노출된 부분, 즉, 트렌치(35)의 바닥면에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하여 이온주입영역(35)을 형성한다.
도 2b를 참조하면, 감광막(33)을 제거한다. 그리고, 이온주입영역(35) 내의 이온을 열처리 방법으로 확산시켜 트렌치(35) 하부에 비트라인으로 이용되는 불순물영역(39)을 형성한다. 이 때, 불순물영역(39) 사이는 채널 영역이 된다.
반도체기판(31) 상에 산화실리콘을 CVD 방법으로 트렌치(35)를 채우도록 증착한다. 그리고, 산화실리콘을 트렌치(35) 내에만 잔류되게 반도체기판(31) 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing) 또는 반응성이온식각(Reactive Ion Etching) 등의 방법으로 에치백하여 매립산화막(41)을 형성한다. 그러므로, 반도체기판(31)과 매립산화막(41)의 표면은 평탄하게 된다.
도 2c를 참조하면, 반도체기판(31)의 노출된 부분에 열산화방법에 의해 게이트절연막(43)을 형성한다.
게이트절연막(21) 및 매립산화막(17) 상에 불순물이 도핑된 다결정실리콘 CVD 방법으로 증착한다. 이 때, 반도체기판(31)과 매립산화막(41)은 표면에 단차가 발생되지 않으므로 다결정실리콘은 표면이 평탄하게 형성되어 토포그래피 특성이 향상된다.
그리고, 다결정실리콘을 채널의 길이 방향인 제 2 방향으로 줄무늬 형태로 포토리쏘그래피 방법으로 패터닝하여 워드라인(45)을 형성한다. 이 때, 다결정실리콘의 토포그래피 특성이 우수하므로 미세 패터닝이 가능하므로 워드라인(45)의 선폭을 감소시킬 수 있다.
따라서, 본 발명은 토포그래피 특성을 향상시켜 미세 패턴닝이 용이하므로 워드라인을 미세하게 패터닝하여 셀의 집적도를 향상시킬 수 있는 잇점이 있다. 또한, 매립산화막을 CVD 방법으로 증착하고 에치백하여 형성하므로 불순물영역의 불순물이 측방향으로 확산되는 것을 억제하여 채널 길이의 감소를 줄일 수 있는 잇점이 있다.
Claims (2)
- 제 1 도전형의 반도체기판 상에 소정의 제 1 방향으로 줄무늬 형태로 노출시키는 감광막을 형성하는 공정과,상기 감광막을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하고 상기 트렌치의 바닥면에 제 2 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과,상기 감광막을 제거하고 상기 트렌치 내에 매립산화막을 형성하는 공정과,상기 반도체기판의 노출된 부분에 게이트절연막을 형성하고 상기 게이트절연막 및 매립산화막 상에 상기 제 1 방향과 수직인 제 2 방향으로 줄무늬 형태를 갖는 워드라인을 형성하는 공정을 구비하는 플랫 셀의 제조방법.
- 청구항 1에 있어서 상기 매립산화막을 상기 반도체기판 상에 상기 트렌치를 채우도록 산화실리콘을 증착하고 상기 반도체기판의 표면이 노출되도록 에치백하여 형성하는 플랫 셀의 제조방법.
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