JP4740599B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は一般に半導体装置に係り、特に異方性エッチング工程を使った半導体装置の製造方法、およびかかる製造方法で製造された半導体装置に関する。
従来、半導体装置のポリシリコンゲート電極は、ポリシリコン膜のＲＩＥ法による異方性ドライエッチングにより形成されている。
このような異方性ドライエッチングでは、エッチングの結果ポリシリコン膜から放出されたＳｉ原子がエッチングガスと反応して副生成物を形成し、かかる副生成物がゲート電極パターン側壁面上に堆積することにより、側壁面をエッチングから保護する。その結果、ポリシリコンゲート電極を、基板面に垂直な一対の側壁面で画成された状態で形成することが可能になる。
また、このような異方性エッチング工程は、素子分離溝を有するＳＴＩ（シャロートレンチアイソレーション）型の素子分離構造を形成するのにも使われている。
特開２００４−１５２７８４号公報
図１（Ａ）〜図２（Ｄ）は、従来のＲＩＥ法を使ったポリシリコンゲート電極の形成方法を示す。
図１（Ａ）を参照するに、シリコン基板１１上にはゲート絶縁膜となる熱酸化膜１２を介してポリシリコン膜１３が堆積されており、図１（Ｂ）の工程において前記ポリシリコン膜１３上にフォトリソグラフィ工程により、形成したいポリシリコンゲート電極に対応したレジストパターンＲ１を形成する。
さらに図１（Ｃ）の工程で、前記レジストパターンＲ１をマスクに前記ポリシリコン膜１３をＲＩＥ法によりドライエッチングし、ポリシリコンゲート電極パターン１３Ｇを形成する。このようなドライエッチング工程では、エッチング条件が適当である場合、エッチングの結果放出されたＳｉ原子が酸素を添加されたハロゲン系エッチングガス、例えばＨＢｒガスと反応することによりＳｉＢｒｘＯyなどの反応副生成物を形成するが、このような反応副生成物はポリシリコンゲート電極パターン１３Ｇの側壁面を保護する側壁保護膜として作用する。その結果、前記ポリシリコンゲート電極パターン１３Ｇは、シリコン基板１１の基板面に略垂直な側壁面で画成されて形成される。
特にｎ型ポリシリコン膜をパターニングしてゲート電極を形成する場合、ｎ型シリコンは反応性が高いため、制御性のよいエッチングを実現しようとすると、ｐ型あるいは非ドープポリシリコン膜をパターニングする場合よりも、かかる側壁保護膜を厚く形成する必要がある。
図１（Ｃ）の工程は、前記熱酸化膜１２が露出するまで継続されるが、さらに図２（Ｄ）の工程でドライエッチングを継続することにより（オーバーエッチング）、前記熱酸化膜１２表面から完全にポリシリコン膜１３を除去することが一般に行われている。
本発明の発明者は、このような通常のＲＩＥ法を使ったポリシリコンゲート電極の形成方法を、ゲート長が８０ｎｍのゲート電極の形成に対して適用した場合、図３，図４に示すように、形成されるゲート電極パターン１３Ｇの側壁面の形状が不規則になってしまう問題が生じるのを見出した。ただし図４は、図３の写真をもとにしたｎ型ポリシリコンゲート電極断面の概略的形状を示す図である。
図３，４を参照するに、ポリシリコンゲート電極パターン１３Ｇは下部が侵食されているのがわかる。これは側壁面のシリコン結晶粒が脱落してしまった結果生じたものと考えられる。
図２（Ｄ）のようなオーバーエッチング工程では、ドライエッチングを行っても新たなシリコン膜のエッチングは実質的に生じないため、図１（Ｃ）の工程におけるような反応副生成物のポリシリコンゲート電極１３Ｇ側壁面への供給は減少し、このため側壁保護膜が消失した時点でポリシリコンゲート電極１３Ｇの側壁面にエッチングが生じるものと考えられる。このようなポリシリコンゲート電極側壁面のエッチングは、側壁保護膜が消失した箇所から生じるため、ポリシリコンゲート電極パターンは、図３，４に示した以外にも、例えば図５に示すような場合を含め、様々な断面形状を有する場合が生じうる。
このような、オーバーエッチング工程におけるポリシリコンゲート電極側壁面に生じるエッチングは、従来も発生していた可能性があるが、ゲート長が１００ｎｍを超えるような従来の半導体装置では、深刻な問題として認識されていなかった。
これに対し、ゲート長が１００ｎｍ未満の半導体装置では、このようなゲート電極側壁面に生じる不規則な側方エッチングは無視することができず、ゲート長の設計値からのずれや抵抗値の増大など、様々な素子特性上の問題を引き起こす可能性がある。
上記ポリシリコンゲート電極のパターニング時における側方エッチングの問題は、先にも述べたようにｎ型ポリシリコン膜の高い反応性に鑑み、厚い側壁保護膜が必要なｎ型ポリシリコンゲート電極パターンのパターニング時に特に深刻な問題となる。これはまた、例えば共通のシリコン基板上においてｐ型ポリシリコン膜およびｎ型ポリシリコン膜を同時にパターニングして、それぞれｐ型ポリシリコンゲート電極パターンとｎ型ポリシリコンゲート電極パターンを形成するような場合、図２（Ｄ）のオーバーエッチング工程を行うと、前記ｎ型ポリシリコンゲート電極パターンの側壁エッチングの結果、ｐ型ポリシリコンゲート電極とｎ型ポリシリコンゲート電極との間でパターン断面形状に差が生じてしまうおそれがあることを意味している。
本発明は一の側面において、シリコン結晶面をドライエッチングする工程を含む半導体装置の製造方法であって、前記ドライエッチング工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、
前記ドライエッチング工程は、第１の温度で実行される第１の段階と、第２の温度で実行される第２の段階とを含み、前記ドライエッチング工程の前記第２の段階は、前記エッチングガスに、酸素と硫黄を含む堆積性のガスを添加することにより実行され、前記第２の温度は前記第１の温度よりも低いことを特徴とする半導体装置の製造方法を提供する。
また本発明は、シリコン結晶面のドライエッチングを含む半導体装置の製造方法であって、第１の温度で実行される第１の工程と、第２の温度で実行される第２の工程とよりなり、前記第１および第２の工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、前記第２の工程では、さらに硫黄ガスが添加され、前記第２の温度は前記第１の温度よりも低いことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、前記ドライエッチング工程の第２の段階で温度を変化させることにより、また酸素を含む成膜ガスで、エッチングで形成された側壁面に堆積した堆積物をアタックしないようなものを添加することにより、ドライエッチングにより形成された構造の側壁面が効果的に保護され、かかる側壁面に対するエッチングが抑制される。そこで、かかるドライエッチング工程により例えばポリシリコンゲート電極を形成する場合、ポリシリコンゲート電極パターニング後のオーバーエッチングを前記第２の段階に対応して実行することにより、ゲート電極断面構造のオーバーエッチングに伴う側壁面のアタックが効果的に抑制され、ゲート長が１００ｎｍを切るような場合であっても、所望の断面形状およびゲート長のポリシリコンゲート電極を形成することが可能になる。またシリコン基板中に素子分離溝を形成する場合にも、前記第１の段階において素子分離溝の主部を形成した後、前記第２の段階のドライエッチング工程を行うことにより、前記素子分離溝の底部に浅い角度のテーパ部を形成することが可能になる。これにより、素子分離構造の耐圧特性を向上させると同時に、素子分離溝のＣＶＤ絶縁膜による充填を促進することが可能になる。
［第１実施例］
図６（Ａ）〜（Ｃ）は、本発明の第１実施例によるポリシリコンゲート電極パターンの形成方法を示す。
図６（Ａ）を参照するに、シリコン基板２１上には厚さが１〜２ｎｍ程度のシリコン酸化膜あるいはシリコン酸窒化膜２２を介して厚さが１１０ｎｍ程度のポリシリコン膜２３が形成されており、前記ポリシリコン膜２３上にはハードマスクとして使われるシリコン酸化膜２４が３０ｎｍ程度の膜厚で形成されている。さらに、前記ハードマスク膜２４上には有機反射防止膜（ＢＡＲＣ）２５が形成されており、前記ＢＡＲＣ膜２５上には形成したいゲート電極パターンに対応した形状にパターニングされたレジストパターンＲ２が形成されている。
次に図６（Ｂ）の工程で前記図６（Ａ）の構造を、例えばＩＣＰ型のプラズマエッチング装置中に導入し、前記ＢＡＲＣ膜２５を、前記レジストパターンＲ２をマスクに、Ｈｅ／Ｏ2／ＳＯ2混合ガス中においてエッチングする。かかるＢＡＲＣ膜２５のエッチングは、例えば基板温度を２０℃に保持し、５ｍＴｏｒｒ（６６５ｍＰａ）の圧力下、Ｈｅガスと酸素ガスとＳＯ2ガスとをそれぞれ６０ＳＣＣＭ，２０ＳＣＣＭおよび１０ＳＣＣＭの流量で供給し、３００Ｗの高周波電力によりプラズマを励起し、さらに基板２１を保持する基板保持台に２５Ｗの高周波電力により１００Ｖのバイアス電圧を印加することにより実行され、図６（Ｂ）に示すようにＢＡＲＣ膜２５がパターニングされる。その結果、形成したいゲート電極パターンに対応した幅のＢＡＲＣ膜パターン２５Ａが前記ハードマスク膜２４上に形成される。
図６（Ｂ）の工程では、さらに前記レジストパターンＲ２がトリミングされ、次に図６（Ｃ）の工程において前記ハードマスク膜２４が、前記レジストパターンＲ２をマスクにパターニングされ、ハードマスクパターン２４Ａが形成される。
さらに図６（Ｃ）の工程では、前記ハードマスクパターン２４Ａをマスクに前記ポリシリコン膜２３Ｇがパターニングされ、所望のポリシリコンゲート電極パターン２３Ｇが形成される。
図６（Ｃ）の工程において、前記ハードマスク膜２４のパターニングは、例えば基板温度を２０℃に保持し、５ｍＴｏｒｒ（６６５ｍＰａ）の圧力下、ＣＦ4ガスを１００ＳＣＣＭの流量で供給し、３００Ｗの高周波電力によりプラズマを励起し、さらに基板２１を保持する基板保持台に２５Ｗの高周波電力により１００Ｖのバイアス電圧を印加することにより実行される。一方、前記ポリシリコン膜２５のエッチングは、条件の異なる連続した二つのエッチングにより実行され、そのうちの第１のエッチングは、基板温度を６０℃に保持し、１２ｍＴｏｒｒ（約１．６Ｐａ）の圧力下、Ｃｌ2ガス、ＨＢｒガス、ＣＦ4ガスおよび酸素ガスを、それぞれ１００ＳＣＣＭ，２５０ＳＣＣＭ，１５０ＳＣＣＭおよび１０ＳＣＣＭの流量で供給し、５００Ｗの高周波電力によりプラズマを励起し、さらに基板２１を保持する基板保持台に３４Ｗの高周波バイアス電力を供給することにより２１秒間実行される。これに対し、前記第２のエッチングは、基板温度を同じ６０℃に保持し、６ｍＴｏｒｒ（約０．８Ｐａ）の圧力下、ＨＢｒガスおよび酸素ガスを、それぞれ１８０ＳＣＣＭおよび５ＳＣＣＭの流量で供給し、３５０Ｗの高周波電力によりプラズマを励起し、さらに基板２１を保持する基板保持台に１８Ｗの高周波バイアス電力を供給することにより、２１秒間実行される。
図６（Ｃ）のドライエッチング工程は、前記ポリシリコン膜２３をエッチングするエッチングガス中に酸素が添加されているため、前記ゲート絶縁膜２２が露出した時点で停止するが、図６（Ｃ）に示すように前記ゲート絶縁膜２２が露出された直後においては、エッチング速度のばらつきなどにより、前記ゲート絶縁膜２２上にポリシリコン残渣２３Ｘが残留していることがある。
そこで、本発明では図６（Ｃ）の工程においてさらに前記ポリシリコン膜２３のオーバーエッチングを行って、前記残渣２３Ｘを完全に除去することを行うが、その際、本実施例においては既にパターニングされたポリシリコンゲート電極パターン２３Ｇが側方エッチングを受けないように、基板温度を変化させ、またエッチングガス組成を変化させる。
より具体的には、図６（Ｄ）のオーバーエッチング工程は、基板温度を図６（Ｃ）の工程の６０℃から２０℃まで降下させ、さらにエッチングガスにＳＯ2ガスを添加することにより実行される。例えば前記エッチングガスとして、ＨＢｒガスおよびＨｅガスおよびＳＯ2ガスをそれぞれ１５０ＳＣＣＭ，１５０ＳＣＣＭおよび５ＳＣＣＭの流量で供給し、８０ｍＴｏｒｒ（１０．６ｋＰａ）の圧力下、３５０Ｗの高周波電力でプラズマを励起し、さらに基板保持台に１８Ｗの高周波バイアス電力を供給することにより、２１秒間実行される。
このようにオーバーエッチングを低い基板温度において、エッチングガス中にＳＯ2を添加して実行することにより、図６（Ｄ）においてポリシリコンゲート電極パターン２３Ｇの側壁面は硫黄（Ｓ）を主とする堆積物により保護され、先に図３あるいは４で説明したゲート電極パターン側壁面の不規則なエッチングが効果的に回避される。
図７は、図６（Ｄ）のオーバーエッチングを行って形成したｎ型ポリシリコンゲート電極パターンの断面構造を示す。
図７を参照するに、このようにして得られたポリシリコンゲート電極パターンでは、ゲート長を変化させるような側壁面のエッチングは生じていないのがわかる。
なお、図６（Ｄ）のオーバーエッチング工程においては、前記ＳＯ2ガスは酸素を含んでいるが、これにさらに酸素ガスを添加してもよい。このように図６（Ｄ）のオーバーエッチング工程においてエッチングガスが酸素を含むことにより、露出しているゲート絶縁膜２２に対するエッチング選択性が確保され、前記ゲート絶縁膜が、超微細化半導体装置の短縮されたゲート長に対応して２ｎｍ以下の薄い膜厚を有するものであっても、ゲート絶縁膜２２に侵食などのダメージが生じるのが抑制される。
なお、図６（Ｄ）のオーバーエッチング工程において、前記ＳＯ2ガスの代わりに、成膜性の硫化カルボニルガスあるいは硫化水素ガスを、酸素ガスとともに使うことが可能である。また図６（Ｄ）のオーバーエッチング工程において、前記ＳＯ2ガスの代わりにエチレン（Ｃ2Ｈ4）などのアルキル化合物ガスを、酸素ガスと共に使うことも可能である。この場合には、前記オーバーエッチング工程の間、前記ポリシリコンゲート電極パターンの側壁面は炭素（Ｃ）を主とする堆積物により保護される。
図６（Ｄ）のオーバーエッチング工程は、ポリシリコンゲート電極パターンのみならず、アモルファスシリコンパターンのオーバーエッチングにおいても、不規則な断面構造が生じるのを抑制するのに有効である。

［第２実施例］
図８（Ａ）〜図９（Ｇ）は、本発明の第２実施例によるＣＭＯＳ素子の製造方法を示す図である。
図８（Ａ）を参照するに、シリコン基板４１上にはＳＴＩ型の素子部分離構造によりｐ型ウェルよりなるｎチャネルＭＯＳトランジスタの素子領域４２とｎ型ウェルよりなるｐチャネルＭＯＳトランジスタの素子領域４３とが画成されており、さらに前記素子領域４２および４３上には共通に、ゲート絶縁膜を構成する厚さが１．５ｎｍのＳｉＯＮ膜４４が形成されている。さらに前記ＳｉＯＮ膜４４上にはゲート電極を構成するポリシリコン膜４５が、１２０ｎｍの膜厚に形成されている。

次に図８（Ｂ）の工程において、前記ポリシリコン膜４５のうち、前記ｐチャネルＭＯＳトランジスタの素子領域４３上に位置ずる部分をレジストパターン４６Ａにより覆い、リン（Ｐ）を１０ｋｅＶの加速電圧下、８×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記ポリシリコン膜４５のうち、前記ｎチャネルＭＯＳトランジスタの素子領域４２上に位置する部分をｎ型にドープする。
次に図８（Ｃ）の工程において、前記ポリシリコン膜４５のうち、前記ｎチャネルＭＯＳトランジスタの素子領域４２上に位置する部分をレジストパターン４６Ｂにより覆い、最初にＧｅを２０ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記ポリシリコン膜４５を予めアモルファス膜に変換する。さらに図８（Ｃ）の工程では、同じレジストパターン４６Ｂをマスクに硼素（Ｂ）を５ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入し、前記アモルファス化したポリシリコン膜４５を、ｐ型にドープする。
さらに図８（Ｄ）の工程において前記レジストパターン４６Ｂを除去し、前記ポリシリコン膜４５上にＣＶＤ法によりＴＥＯＳ酸化膜４７を、６２０℃の基板温度で３０ｎｍの厚さに堆積する。なお、前記ポリシリコン膜４５中に導入されたｐ型あるいはｎ型の不純物元素を、図８（Ｂ），（Ｃ）あるいは（Ｄ）の工程において活性化してもよい。
次に図９（Ｅ）の工程において前記ＴＥＯＳ酸化膜４７をｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート電極形状にパターニングし、さらにパターニングされたＴＥＯＳ酸化膜４７をハードマスクに、前記ポリシリコン膜４５をパターニングして、前記素子領域４２にｎ型ポリシリコンゲート電極４５Ａを、また前記素子領域４３にｐ型ポリシリコンゲート電極４５Ｂを、同時に形成する。
このポリシリコンゲート電極４５Ａ，４５Ｂを形成する工程は、先に図６（Ｃ）で説明したレシピを使って実行され、さらに図６（Ｄ）で説明したレシピを使ってオーバーエッチングが適用される。本発明では、前記オーバーエッチングをより低い基板温度において、エッチングガスにＳＯ2を添加して実行することにより、ポリシリコンゲート電極４５Ａおよび４５Ｂの断面形状のオーバーエッチングに伴う変化を、ｎ型ポリシリコンゲート電極４５Ａにおいてもｐ型ポリシリコンゲート電極４５Ｂにおいても同様に、効果的に抑制することが可能になる。
図９（Ｅ）の工程では、さらに前記素子領域４２において前記ポリシリコンゲート電極４５Ａを自己整合マスクに、Ｉｎイオンを四方向から２５°の角度で四回、斜めイオン注入し、図示していないポケット注入領域（図示せず）を形成した後、前記ポリシリコンゲート電極４５Ａを再び自己整合マスクにＡｓをイオン注入し、前記素子領域４２中、前記ｎ型ポリシリコンゲート電極４５Ａの両側にｎ型ソース／ドレインエクステンション領域６１を形成する。さらに図９（Ｅ）の工程では前記素子領域４３において前記ポリシリコンゲート電極４５Ｂを自己整合マスクに、Ａｓをイオン四方向から２５度の角度で四回、斜めイオン注入してポケット注入領域（図示せず）を形成した後、前記ポリシリコンゲート電極４５Ｂを再び自己整合マスクにＢをイオン注入し、前記素子領域４３中、前記ｐ型ポリシリコンゲート電極４５Ｂの両側にｐ型ソース／ドレインエクステンション領域６２を形成する。
さらに図９（Ｆ）の工程において、前記ポリシリコンゲート電極４５Ａ，４５Ｂに側壁絶縁膜４８を形成し、さらに前記ポリシリコンゲート電極４５Ａおよびその側壁絶縁膜４８を自己整合マスクに、前記素子領域４２にＰをイオン注入し、前記ソース／ドレインエクステンション領域６１に部分的に重畳して、前記ｎチャネルＭＯＳトランジスタのソース／ドレイン拡散領域６３を形成する。さらに前記ポリシリコンゲート電極４５Ｂおよびその側壁絶縁膜４８を自己整合マスクに、前記素子領域４３にＢをイオン注入し、前記ソース／ドレインエクステンション領域６２に部分的に重畳して、前記ｐチャネルＭＯＳトランジスタのソース／ドレイン拡散領域６４を形成する。
さらに図９（Ｇ）の工程においてサリサイド工程により、前記ポリシリコンゲート電極４５Ａ，４５Ｂおよび前記ソース／ドレイン拡散領域６３，６４の露出表面にＣｏＳｉ2層４９を形成する。
かかる工程で形成されたＣＭＯＳ素子では、図９（Ｅ）のオーバーエッチングでポリシリコンゲート電極パターン４５Ａ，４５Ｂの側壁面が侵食されることがなく、ゲート長が１００ｎｍ未満、例えば５０ｎｍあるいは４０ｎｍになっても安定な動作特性を得ることができる。

［第３実施例］
本発明のドライエッチング方法は、ポリシリコン膜をパターニングしてゲート電極を形成する場合のみならず、単結晶シリコンよりなるシリコン基板中にＳＴＩ型の素子分離構造を形成するのにも有効である。
図１０（Ａ）〜（D）は、本発明の第３実施例による、ＩＣＰ型プラズマエッチング装置中において実行されるシリコン基板８１中への素子分離溝の形成方法を示す。
図１０（Ａ）を参照するに、シリコン基板８１上には厚さが約１０ｎｍの熱酸化膜８２を介してＳｉＮ膜８３が約１１０ｎｍの厚さに形成され、前記ＳｉＮ膜８３中には、所望の素子分離溝に対応した開口部８３Ａが形成されている。
本実施例では図１０（Ａ）の状態において、前記ＳｉＮ膜８３が形成されたシリコン基板８１をＩＣＰ型プラズマエッチング装置（図示せず）中において６０℃の基板温度に保持し、５ｍＴｏｒｒ（６６５ｍＰａ）の圧力下、ＣＦ4ガスを１００ＳＣＣＭの流量で供給し、２００Ｗの高周波パワーでプラズマを励起し、４００Ｖのピーク電圧を持つ高周波バイアスを印加しながら１０秒間ドライエッチングすることにより、前記ＳｉＮ膜８３をマスクに、前記熱酸化膜８２を前記開口部８３Ａにおいて、前記シリコン基板８１に対して選択的に除去する。
さらに図１０（Ｂ）の工程において前記図１０（Ａ）のシリコン基板８１を同じＩＣＰ型プラズマエッチング装置中において６０℃の基板温度に保持し、前記シリコン基板８１を、前記ＳｉＮ膜８３をマスクに前記熱酸化膜８２およびシリコン基板８１を１０ｍＴｏｒｒ（１．３Ｐａ）の圧力下、ＨＢｒガスと酸素ガスを、それぞれ４５０ＳＣＣＭおよび１３ＳＣＣＭの流量で供給し、９００Ｗの高周波パワーでプラズマを励起し、２２０Ｖのピーク電圧を持つ高周波バイアスを印加しながら３０秒間ドライエッチングし、前記シリコン基板８１中に、前記開口部８３Ａに対応して素子分離溝８１Ａを形成する。図１０（Ｂ）のドライエッチング工程の結果、前記素子分離溝８１Ａが形成され、次いでエッチング条件を変化させて図１０（Ｃ）のドライエッチング工程がさらに実行される。
より具体的に説明すると、図１０（Ｃ）の工程では同じＩＣＰ型プラズマエッチング装置中において基板温度がまず４０℃まで降下され、１０ｍＴｏｒｒ（１．３Ｐａ）の圧力下、ＨＢｒガスと酸素ガスおよびＳＯ2ガスを、それぞれ４５０ＳＣＣＭ，７ＳＣＣＭおよび６ＳＣＣＭの流量で供給し、９００Ｗの高周波パワーでプラズマを励起し、４５０Ｖのピーク電圧を持つ高周波バイアスを印加しながら約１５秒間のドライエッチングを行う。これにより、エッチングの結果伸張する素子分離溝８１Ａの側壁面には、図１０（Ｂ）の工程におけるよりも多量の堆積物が生じ、その結果、図１０（Ｂ）の素子分離溝８１Ａの先端部には、より角度の浅い溝部が形成される。
図１０（Ｃ）の工程では、さらに基板温度が２０℃まで降下され、１０ｍＴｏｒｒ（１．３Ｐａ）の圧力下、ＨＢｒガスと酸素ガスおよびＳＯ2ガスを、それぞれ４５０ＳＣＣＭ，７ＳＣＣＭおよび６ＳＣＣＭの流量で供給し、９００Ｗの高周波パワーでプラズマを励起し、４５０Ｖのピーク電圧を持つ高周波バイアスを印加しながら約１５秒間のドライエッチングを行う。これにより、前記素子分離溝８１Ａの先端部には、さらに浅い角度の溝部が形成される。
このようにして形成された素子分離溝８１Ａは、設計ルールに対応した例えば１４０ｎｍの幅と、約３００ｎｍの深さを有し、さらに図１０（Ｄ）の工程で、前記ＳｉＮ膜８３および熱酸化膜８２を除去し、熱酸化処理を行うことにより、前記素子分離溝８１Ａの表面に熱酸化膜８４ａを形成し、さらに前記素子分離溝８１ＡをＣＶＤ酸化膜８４により充填することにより、ＳＴＩ型素子分離構造が形成される。先の実施例で説明したＣＭＯＳ素子では、ＳＴＩ素子分離構造を、例えばこのような方法により形成することができる。
このような構成のＳＴＩ素子分離構造では、素子分離溝８１Ａの底部において側壁面の角度が浅いため、ＣＶＤ絶縁膜８４による充填が容易になされ、半導体装置の製造が容易になる。さらに、前記素子分離溝８１Ａ底部における耐圧が向上し、素子分離特性が向上する好ましい効果が得られる。
図１０（Ａ）〜（Ｄ）の工程は、シリコン基板中に形成されたｎ型ウェル（例えば図８（Ａ）の素子領域４３）において特に有効であるが、ｎ型ウェル（図８（Ａ）の素子領域４３）およびｐ型ウェル（図８（Ａ）の素子領域４２）中に同時に素子分離絶縁膜を形成する際にも有用である。
なお、図１０（Ａ）〜（Ｄ）と同様な工程によりシリコン基板中にトレンチを形成し、かかるトレンチにキャパシタを形成することで、ＤＲＡＭを製造することが可能である。この場合、シリコン基板中に形成されたトレンチ底部において側壁面の角度が浅くなるため、かかるトレンチ底部における電荷のリークが低減され、より長いリフレッシュ間隔を使うことが可能になる。
すなわち、本発明のドライエッチング方法は、ＳＴＩ構造の形成のみならず、ＤＲＡＭの製造においても有用である。
以上、本発明を、ＩＣＰ型プラズマエッチング装置を使った場合について説明したが、本発明は特定のプラズマエッチング装置に限定されるものではなく、平行平板型を含む、他の一般的なプラズマエッチング装置を使って実行することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン面をドライエッチングする工程を含む半導体装置の製造方法であって、
前記ドライエッチング工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、
前記ドライエッチング工程は、第１の温度で実行される第１の段階と、第２の温度で実行される第２の段階とを含むことを特徴とする半導体装置の製造方法。
（付記２）
前記第２の温度は前記第１の温度よりも低いことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記第１の温度は４０℃以上であり、前記第２の温度は４０℃以下であることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）
前記ドライエッチング工程の前記第２の段階は、前記エッチングガスに、酸素と硫黄を含む堆積性のガスを添加することにより実行される付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記堆積性のガスはＳＯ2であることを特徴とする付記４記載の半導体装置の製造方法。
（付記６）
前記ドライエッチング工程の前記第２の段階は、前記エッチングガスに、酸素ガスと硫化カルボニルガスまたは硫化水素ガスを添加することにより実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記７）
前記ドライエッチング工程の前記第２の段階は、前記エッチングガスに、酸素ガスとアルキル化合物ガスを添加することにより実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
前記第１および第２の段階は、同一の処理容器中において連続して実行されることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置の製造方法。
（付記９）
前記シリコン面は、単結晶シリコン面、ポリシリコン面およびアモルファスシリコン面のいずれかであることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１０）
前記ドライエッチング工程は、ゲート絶縁膜上にポリシリコンゲート電極を形成する工程であり、
前記第１の段階は、前記ゲート絶縁膜を構成する絶縁膜上のポリシリコン膜を、前記ゲート絶縁膜が露出するまでドライエッチングして、前記ポリシリコンゲート電極に対応したポリシリコンパターンを形成する工程よりなり、
前記第２の段階は、前記ポリシリコンパターンをオーバーエッチングする工程よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）
前記ポリシリコンゲート電極はｎ型ポリシリコンよりなることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記ドライエッチング工程は、ゲート絶縁膜上のｎ型ポリシリコンゲート電極とｐ型ポリシリコンゲート電極とを同時に形成する工程とを含み、前記第１の段階は、前記ゲート絶縁膜を構成する絶縁膜上のｎ型ポリシリコン膜を前記ゲート絶縁膜が露出するまでドライエッチングして、前記ｎ型ポリシリコンゲート電極に対応した第１のポリシリコンパターンを形成し、同時に前記絶縁膜上のｐ型ポリシリコン膜を前記ゲート絶縁膜が露出するまでドライエッチングして前記ｐ型ポリシリコンゲート電極に対応した第２のポリシリコンパターンを形成する工程とを含み、前記第２の段階は、前記第１および第２のポリシリコンパターンをオーバーエッチングする工程を含むことを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
前記ドライエッチング工程は、シリコン基板中の素子分離溝を形成する工程であり、
前記第１の段階は、前記シリコン基板中に前記素子分離溝に対応した溝を形成する工程よりなり、
前記第２の段階は、前記溝の底部に角度の浅いテーパ部を形成する工程よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記溝は、前記シリコン基板表面に形成されたｎ型ウェル中に形成されることを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）
前記溝は、前記シリコン基板表面に形成されたｎ型ウェルおよびｐ型ウェル中に、同時に形成されることを特徴とする付記１３記載の半導体装置の製造方法。
（付記１６）
シリコン面のドライエッチング方法であって、
第１の温度で実行される第１の工程と、
第２の温度で実行される第２の工程とよりなり、
前記第１および第２の工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、
前記第２の工程では、さらに酸素あるいは硫黄、あるいはその両方を含む堆積性のガスが添加されることを特徴とするドライエッチング方法。
（Ａ）〜（Ｃ）は、従来のポリシリコンゲート電極のドライエッチング工程を示す図（その１）である。 （Ｄ）は、従来のポリシリコンゲート電極のドライエッチング工程を示す図（その２）である。 従来のポリシリコンゲート電極のドライエッチング工程の問題点を示す図である。 図３の問題点を概略的に示す図である。 図３の問題点を概略的に示す別の図である。 （Ａ）〜（Ｄ）は、本発明の第１実施例によるポリシリコンゲート電極のドライエッチング工程を示す図である。 図６（Ａ）〜（Ｄ）の工程によりパターニングされたポリシリコンゲート電極の断面写真を示す図である。 （Ａ）〜（Ｄ）は、本発明の第２実施例によるＣＭＯＳ素子の製造工程を示す図（その１）である。 （Ｅ）〜（Ｇ）は、本発明の第２実施例によるＣＭＯＳ素子の製造工程を示す図（その２）である。 （Ａ）〜（Ｄ）は、本発明の第３実施例によるＳＴＩ型素子分離構造の形成工程を示す図である。
符号の説明
１１，２１，４１，８１ シリコン基板
１２，２２，４４ ゲート絶縁膜
１３，２３，４５ ポリシリコン膜
１３Ｇ，２３Ｇ ポリシリコンゲート電極
２３Ｘ ポリシリコンパターニング残渣
２４，４７ ハードマスク膜
２４Ａ ハードマスクパターン
２５ ＢＡＲＣ膜
４２ ｐ型ウェル
４３ ｎ型ウェル
４５Ａ ｎ型ポリシリコンゲート電極
４５Ｂ ｐ型ポリシリコンゲート電極
４６Ａ，４６Ｂ，Ｒ１，Ｒ２ レジストマスク
４８ 側壁絶縁膜
４９ シリサイド膜
６１ ｎ型ソース／ドレインエクステンション領域
６２ ｐ型ソース／ドレインエクステンション領域
６３ ｎ型ソース／ドレイン領域
６４ ｐ型ソース／ドレイン領域
８１Ａ 素子分離溝
８１ａ 熱酸化膜
８２ 犠牲酸化膜
８３ ＳｉＮ膜
８３Ａ 開口部
８４ ＣＶＤ酸化膜

Claims (5)

  1. シリコン結晶面をドライエッチングする工程を含む半導体装置の製造方法であって、
    前記ドライエッチング工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、
    前記ドライエッチング工程は、第１の温度で実行される第１の段階と、第２の温度で実行される第２の段階とを含み、
    前記ドライエッチング工程の前記第２の段階は、前記エッチングガスに、酸素と硫黄を含む堆積性のガスを添加することにより実行され、
    前記第２の温度は前記第１の温度よりも低いことを特徴とする半導体装置の製造方法。
  2. 前記ドライエッチング工程は、ゲート絶縁膜上にポリシリコンゲート電極を形成する工程であり、
    前記第１の段階は、前記ゲート絶縁膜を構成する絶縁膜上のポリシリコン膜を、前記ゲート絶縁膜が露出するまでドライエッチングして、前記ポリシリコンゲート電極に対応したポリシリコンパターンを形成する工程よりなり、
    前記第２の段階は、前記ポリシリコンパターンをオーバーエッチングする工程よりなることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記ドライエッチング工程は、ゲート絶縁膜上のｎ型ポリシリコンゲート電極とｐ型ポリシリコンゲート電極とを同時に形成する工程とを含み、前記第１の段階は、前記ゲート絶縁膜を構成する絶縁膜上のｎ型ポリシリコン膜を前記ゲート絶縁膜が露出するまでドライエッチングして、前記ｎ型ポリシリコンゲート電極に対応した第１のポリシリコンパターンを形成し、同時に前記絶縁膜上のｐ型ポリシリコン膜を前記ゲート絶縁膜が露出するまでドライエッチングして前記ｐ型ポリシリコンゲート電極に対応した第２のポリシリコンパターンを形成する工程とを含み、前記第２の段階は、前記第１および第２のポリシリコンパターンをオーバーエッチングする工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記ドライエッチング工程は、シリコン基板中の素子分離溝を形成する工程であり、
    前記第１の段階は、前記シリコン基板中に前記素子分離溝に対応した溝を形成する工程よりなり、
    前記第２の段階は、前記溝の底部に角度の浅いテーパ部を形成する工程よりなることを特徴とする請求項１記載の半導体装置の製造方法。
  5. シリコン結晶面のドライエッチングを含む半導体装置の製造方法であって、
    第１の温度で実行される第１の工程と、
    第２の温度で実行される第２の工程とよりなり、
    前記第１および第２の工程は、ＨＢｒ，ＨＣｌ，Ｃｌ2，Ｂｒ2，ＨＩよりなる群から選ばれる少なくとも一のガス種を含むエッチングガスにより実行され、
    前記第２の工程では、さらに硫黄を含む堆積性のガスが添加され、
    前記第２の温度は前記第１の温度よりも低いことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4242880B2 (ja) * 2006-05-17 2009-03-25 日本テキサス・インスツルメンツ株式会社 固体撮像装置及びその動作方法
KR100875655B1 (ko) 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102931069A (zh) * 2012-11-28 2013-02-13 上海华力微电子有限公司 栅极的制作方法
JP6113608B2 (ja) * 2013-08-30 2017-04-12 株式会社日立ハイテクノロジーズ プラズマエッチング方法
CN111916399B (zh) * 2020-08-12 2022-02-01 福建省晋华集成电路有限公司 一种半导体器件的制备方法以及半导体器件
TW202229613A (zh) * 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
US12112939B2 (en) * 2021-02-03 2024-10-08 Changxin Memory Technologies, Inc. Cleaning process and semiconductor processing method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297939B2 (ja) * 1992-11-17 2002-07-02 ソニー株式会社 ドライエッチング方法
JP2734915B2 (ja) * 1992-11-18 1998-04-02 株式会社デンソー 半導体のドライエッチング方法
JPH07221076A (ja) * 1994-02-07 1995-08-18 Nec Corp エッチング方法及びこれに用いられる装置
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control
JP3675065B2 (ja) * 1996-10-14 2005-07-27 ソニー株式会社 ドライエッチング方法
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
JP4066517B2 (ja) * 1998-06-17 2008-03-26 ソニー株式会社 電子装置の製造方法
JP2001156045A (ja) * 1999-11-26 2001-06-08 Kawasaki Steel Corp 半導体装置の製造方法および製造装置
US6692903B2 (en) * 2000-12-13 2004-02-17 Applied Materials, Inc Substrate cleaning apparatus and method
US6849389B2 (en) * 2001-07-12 2005-02-01 International Business Machines Corporation Method to prevent pattern collapse in features etched in sulfur dioxide-containing plasmas
JP2004134521A (ja) * 2002-10-09 2004-04-30 Rohm Co Ltd 半導体装置の製造方法
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
JP2004266249A (ja) * 2003-02-10 2004-09-24 Nec Electronics Corp 半導体装置の製造方法

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