KR20020037152A - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 고융점 금속의 실리사이드층(silicide layer)을 포함하는 게이트전극을 패터닝시 식각가스에 부산물의 반응챔버내의 증착을 배제하는 가스를 추가하여 실리사이드층을 식각한 후 다결정실리콘층을 식각한 다음 다시 잔류 다결정실리콘을 오버에치하므로서 전체적인 반응챔버내의 부산물 증착을 억제하고 게이트의 프로파일을 개선하도록 한 반도체장치의 게이트전극 패터닝 방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 반도체층, 실리사이드층을 순차적으로 형성하는 공정과, 상기 실리사이드층상에 식각마스크를 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 실리사이드층을 불소기를 포함하는 식각가스를 포함하는 제 1 식각제로 건식식각하여 제거하고 상기 반도체층의 표면을 노출시키는 제 1 식각단계와, 상기 식각마스크와 잔류한 상기 실리사이드층으로 보호되지 않는 상기 반도체층을 제거하되 상기 게이트절연막의 표면상에 얇게 잔류시키는 제 2 식각단계와, 노출된 기판의 전면에 잔류한 상기 반도체층을 제거하는 제 3 식각단계를 포함하여 이루어진다. 바람직하게는, 상기 불소기를 포함하는 식각가스는 CF4, SF6, NF3중 어느 하나를 선택적으로 사용한다.

Description

반도체장치의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 고융점 금속의 실리사이드층(silicide layer)을 포함하는 게이트전극을 패터닝시 식각가스에 부산물의 반응챔버내의 증착을 배제하는 가스를 추가하여 실리사이드층을 식각한 후 다결정실리콘층을 식각한 다음 다시 잔류 다결정실리콘을 오버에치하므로서 전체적인 반응챔버내의 부산물 증착을 억제하고 게이트의 프로파일을 개선하도록 한 반도체장치의 게이트전극 패터닝 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 게이트전극 등의 배선의 폭이 감소함에 따라 저항이 증가되어 동작 속도가 저하되는 문제점이 발생되었다. 그러므로, 다결정실리콘층상에 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속의 실리사이드층을 형성하여 적층구조로 이루어진 게이트전극을 형성하여 저항을 감소시킨다.
게이트전극 등의 배선은 게이트산화막 상에 다결정실리콘층과 실리사이드층을 순차적으로 형성한 후 이방성 식각하므로써 형성된다.
반도체장치의 고집적화에 따라 이물제어도 중용한 과제가 되어 다양한 이물억제 방안이 제안되었다. 그러나, 고집적 소자의 공정조건 확보가 곤란하고, 특히, 게이트 형성공정의 경우 게이트전극의 프로파일과 게이트산화막의 박막화 경향에 따라 더욱 높은 식각선택비가 요구되어 다량의 폴리머가 발생하는 식각공정조건(chemistry)을 채택하게 되었다.
따라서, 게이트 패터닝시 이물제어는 근본적으로 발생을 억제하기 보다는 이물발생 후 이를 제거 내지는 제어하여야 하는 것이 본 기술분야의 추세이다.
종래 기술에서는 적층된 다결정실리콘층과 실리사이드층으로 이루어진 게이트전극을 패터닝하기 위하여 실리사이드층 및 다결정실리콘층을 일차 식각한 후 나머지 다결정실리콘층을 식각하는 두단계의 식각공정으로 구성된다. 이와 같은 식각공정은, 예를 들면, AMAT사의 DPS 다결정실리콘 식각장치에 적용된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정 단면도로서, 0.18㎛ 디자인 룰에 따른 소자제조에 관한 것이다.
도 1a를 참조하면, 반도체기판(11)의 소정 부분에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 반도체기판(11)의 소정 부분에 트렌치를 형성하고, 이 트렌치 내에 산화실리콘을 채우므로써 형성된다.
상기에서 필드산화막(13)을 LOCOS(Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
도 1b를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15)의 상부에 반도체층(17) 및 실리사이드층(19)을 순차적으로 형성한다. 상기에서 반도체층(17)을 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 증착하여 형성하고, 실리사이드층(19)을 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 증착한 후 하부 반도체층(17)과 소정 두께 반응하도록 RTA(Rapid Thermal Annealing) 방법으로 열처리하여 형성한다. 이때, 실리사이드층(19)은 WSix로 하고, 게이트산화막(15)의 두께는 약 65Å, 다결정실리콘층(17)은 약 500Å, 텅스텐 실리사이드층(19)은 약 1000Å의 두께로 형성한다.
그리고, 실리사이드층(19) 상에 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 캡층(21)을 형성한다. 그리고, 캡층(21) 상에 포토레지스트(23)를 도포한 후 게이트가 형성될 부분만 잔류하도록 노광 및 현상에 의해 정의한다.
그리고, 포토레지스트(23)를 마스크로 사용하여 캡층(21)을 식각하여 포토레지스트(23) 하부에만 캡층(21)을 잔류시킨다.
그 다음, 노출된 실리사이드층과 반도체층(17)의 일부를 포토레지스트(23)와 잔류한 캡층(21)을 식각마스크로 이용하는 제 1 비등방성식각을 실시하여 식각마스크로 보호되지 않는 실리사이드층(19)을 제거한 다음 계속하여 다결정실리콘층(17)을 식각한다. 이때, 다결정실리콘층(17)에 대한 식각은 게이트산화막에 대한 식각손상을 방지하도록 게이트산화막(15)상에 소정 두께로 일부 잔류할 정도로 실시한다. 상기에서, 실리사이드층과 다결정실리콘층을 패터닝하기 위한 제 1 비등방성식각의 공정조건은 4mT의 압력하에서 350Ws-80Wb의 파워와 110Cl2/6O2/2N2의 유량비로 실시한다. 이때, 염소는 텅스텐 실리사이드와 다결정실리콘을 식각하는 주식각제이며 질소와 산소는 식각프로파일 제어용이다.
도 1c를 참조하면, 동일한 식각마스크를 계속 이용하여 이로부터 보호되지 않는 잔류한 다결정실리콘층을 모두 제거하여 게이트산화막의 표면을 노출시키는 제 2 비등방성식각을 실시한다. 이때, 제 2 비등방성식각의 공정조건은 50mT의 압력하에서 750Ws-100Wb의 파워와 160HBr/3O2/5N2의 유량비로 적절한 공정시간으로 실시하며, 다결정실리콘층에 대한 과도식각을 위하여 실시한다. 이때, HBr 가스는 다결정실리콘과 게이트산화막과의 높은 식각선택비를 위하여 사용되지만, 이러한 가스로 인하여 폴리머의 생성이 급격하게 증가하게 된다.
그리고, 계속하여 포토레지스트로 보호되지 않는 게이트산화막을 제거하여 기판(11) 표면을 노출시킬 수 있다.
그 다음, 포토레지스트를 산소 애슁 등의 방법으로 제거한다.
그러나, 상술한 종래의 반도체장치의 제조방법은 게이트 패터닝시 실리사이드층의 측면 식각 방지와 게이트산화막 손상방지에만 주안점을 두어 Cl2, O2, N2및 HBr 가스의 사용에 따라 생성된 부산물들의 반응챔버내의 증착을 유발하여 반응챔버를 오염시키며, 부산물 들은 제품의 이물로 작용하여 수율을 저하시키고, 빈번한 반응챔버 세정으로 가동율을 저하시키며, 제 1 비등방성식각시 염소/산소/질소만으로는 효과적인 실리사이드와 다결정실리콘의 식각선택비를 확보하기 곤란하며 다결정실리콘에 대한 언더에치(underetch) 측면에서도 불리하고, 또한, 추가적인 건식세정공정의 적용은 생산성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 고융점 금속의 실리사이드층(silicide layer)을 포함하는 게이트전극을 패터닝시 식각가스에 부산물의 반응챔버내의 증착을 배제하는 가스를 추가하여 실리사이드층을 식각한 후 다결정실리콘층을 식각한 다음 다시 잔류 다결정실리콘을 오버에치하므로서 전체적인 반응챔버내의 부산물 증착을 억제하고 게이트의 프로파일을 개선하도록 한 반도체장치의 게이트전극 패터닝 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 반도체층, 실리사이드층을 순차적으로 형성하는 공정과, 상기 실리사이드층상에 식각마스크를 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 실리사이드층을 불소기를 포함하는 식각가스를 포함하는 제 1 식각제로 건식식각하여 제거하고 상기 반도체층의 표면을 노출시키는 제 1 식각단계와, 상기 식각마스크와 잔류한 상기 실리사이드층으로 보호되지 않는 상기 반도체층을 제거하되 상기 게이트절연막의 표면상에 얇게 잔류시키는 제 2 식각단계와, 노출된 기판의 전면에 잔류한 상기 반도체층을 제거하는 제 3 식각단계를 포함하여 이루어진다. 바람직하게는, 상기 불소기를 포함하는 식각가스는 CF4, SF6, NF3중 어느 하나를 선택적으로 사용한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정 단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 제조공정 단면도
본 발명은 다결정실리콘과 실리사이드의 적층 구조로 구성된 게이트전극을 패터닝시 공정능력의 확보와 더불어 이물발생의 원인인 식각가스에 의한 부산물(byproduct)의 반응챔버 내부증착을 제거한다.
본 발명의 식각과정 은 종래 기술과 다르게 3 단계로 나누어 실시하며, 가장 큰 특징은 실리사이드 식각단계에서 CF4가스를 채용하는 점에 있다. CF4 가스는 셀프-클리닝 프로세스(self-cleaning process)의 주 요소로 텅스텐 실리사이드를 식각하는 동시에 반응챔버내에 증착되는 SiOx계열의 SiOxCly, SiOxBry등의 폴리머를 제거하는 기능을 갖는다.
실리사이드 구조의 게이트 패터닝시 사용되는 가스를 살펴보면, Cl2는 주식각제로 사용되고, N2는 측벽 패시베이션용으로 이용되며, O2는 측벽 패시베이션과 더불어 식각선택비를 제어용으로 이용되고, HBr은 폴리머 생성 및 다결정실리콘/산화막의 높은 식각선택비 확보용으로 사용된다.
상기와 같은 가스들은 실리사이드 구조의 게이트패터닝을 위한 기본적인 식각제로 SiOx계열의 SiOxCly, SiOxBry등의 부산물 폴리머를 발생시키고 이러한 폴리머는 반응챔버내에 부착되어 누적되고 이물발생 원인이 된다.
본 발명은 이러한 부산물의 반응챔버내 증착을 방지하기 위하여 불소(F)기를 포함하는 가스(예를 들면, CF4, SF6, NF3)를 사용하여 증착되는 폴리머를 제거하며 패터닝공정을 진행한다. 즉, 본 발명에서 채용하는 셀프-클리닝 프로세스는 실리사이드가 식각되는 제 1 식각단계에서 폴리머의 증착을 근본적으로 방지하여 다결정실리콘이 식각되는 제 2 식각단계와 다결정실리콘의 과도시각을 위한 제 3 단계에서의 부산물의 발생을 억제하여 반응챔버 내부의 오염을 최소화한다.
CF4가스를 적용하는 단계를 늘릴수록 셀프-클리닝 효과는 증가하지만 다결정실리콘 식각단계에 적용될 경우 다결정실리콘과 게이트산화막의 식각선택비가 우수하지 않으므로 게이트산화막에 대한 손상을 유발하므로 실리사이드 식각단계에서만 사용한다.
그리고, SiOx계열의 폴리머 제거 효율을 향상시키기 위한 요소로 공정압력, 소스 파워(source power), CF4/Cl2의 유량비가 있으며, 이중 공정압력은 낮을수록 유리하고 소스 파워와 CF4/Cl2비는 높을수록 셀프-클리닝 효과를 극대화할 수 있다. 본 발명의 실시예에서는 바람직한 공정조건 실시예로 4mT의 압력, 600Ws-90Wb의 소스 파워, 120Cl2/16CF4/7N2의 유량비를 유지한다.
따라서, 본 발명에서는 소정의 공정조건하에서 프로세스를 진행시 부산물의 증착에 기인한 반응챔버내의 오염을 제거하기 위하여 CF4가스 케미스트리(chemistry)를 채용하므로서 별도의 공정단계 내지는 장비의 추가없이 지속적인 공정진행으로 셀프-클리닝을 수행하므로, 효과적인 이물제어로 제품 수율을 향상시키고, 장비의 세정주기를 연장하므로 장치 가동률을 제고시키고 생산량을 극대화하며, 실리사이드와 다결정실리콘의 식각선택비를 개선시켜 다결정실리콘의 언더에치에 대한 식각마진을 향상시켜 공정안정성을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 제조공정 단면도이다.
도 2a를 참조하면, 반도체기판(31)의 소정 부분에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 형성한다. 상기에서 필드산화막(33)은 반도체기판(31)의 소정 부분에 트렌치를 형성하고, 이 트렌치 내에 산화실리콘을 채우므로써 형성할 수 있다. 또한, 상기에서 필드산화막(33)을 LOCOS(Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
그리고, 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35)의 상부에 반도체층(37) 및 실리사이드층(39)을 순차적으로 형성한다. 상기에서 반도체층(37)을 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 증착하여 형성하고, 실리사이드층(39)을 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 증착한 후 하부 반도체층(37)과 소정 두께 반응하도록 RTA(Rapid Thermal Annealing) 방법으로 열처리하여 형성할 수 있다. 이때, 실리사이드층(39)은 WSix로 형성하는 경우, 게이트산화막(35)의 두께는 약 65Å, 다결정실리콘층(37)은 약 500Å, 텅스텐 실리사이드층(39)은 약 1000Å의 두께로 형성할 수 있다.
그리고, 실리사이드층(39) 상에 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 캡층(41)을 형성한다. 그리고, 캡층(41) 상에 포토레지스트(43)를 도포한 후 게이트가 형성될 부분만 잔류하도록 노광 및 현상에 의해 정의한다.
그리고, 포토레지스트(43)를 마스크로 사용하여 캡층(41)을 건식식각 등의 비등방성 식각하여 포토레지스트(43) 하부에만 캡층(41)을 잔류시킨다.
도 2b를 참조하면, 포토레지스트(43)와 잔류한 캡층(41)을 계속하여 식각마스크로 이용하는 건식식각 등의 비등방성 식각을 실시하여 노출된 실리사이드층을 제거하여 실리사이드층의 하지층인 다결정실리콘층(37)의 표면을 노출시키는 제 1 식각단계를 실시한다. 이때, 제 1 식각단계는 텅스텐 실리사이드를 식각하는 경우, 일반적인 식각제에 CF4가스를 소정의 비율로 첨가하여 실시하고, 본 발명의 실시예에서는 4mT의 압력하에서 600Ws-90Wb의 파워와 120Cl2/16CF4/7N2의 유량비로 실시한다. 이때, 염소는 텅스텐 실리사이드와 다결정실리콘을 식각하는 주식각제이며 질소는 식각프로파일 제어용이며 CF4는 전기한 바와 같이 반응챔버내 증착되는 부산물 제거용이다. CF4가스는 반응챔버 셀프-클리닝 프로세스의 주요소로 제 1 식각단계에서 텅스텐 실리사이드를 식각하는 동시에 반응챔버내부에 증착되는 SiOx계열의 SiOxCly, SiOxBry등의 부산물 폴리머를 제거하는 역할을 수행한다.
따라서, 잔류한 캡층(41)과 동일한 패턴 및 식각 프로파일을 갖는 실리사이드층(39)이 패터닝되어 잔류하고 기판 상에는 다결정실리콘층의 표면이 노출된다.
계속하여, 동일한 식각마스크를 이용하는 다결정실리콘에 대한 제 2 식각단계를 진행한다. 이때, 제 2 식각단계는 다결정실리콘을 식각하기 위하여 4mT의 압력하에서600Ws-90Wb의 파워와 120Cl2/7N2의 유량비로 실시한다. 따라서, 제 2 식각단계에서는 CF4가스를 사용하지 않는데, 이는 다결정실리콘과 게이트산화막과의 식각선택비가 좋지 않기 때문이다.
도면에서, 제 2 식각단계는 이상적으로 게이트산화막(35)의 표면이 노출되기 직전까지 실시하여야 하지만 실제로 일부 다결정실리콘층(37)의 두께가 잔류하는 것을 모식적으로 나타낸다.
도 2c를 참조하면, 동일한 식각마스크를 계속 이용하여 이로부터 보호되지 않는 잔류한 다결정실리콘층을 모두 제거하여 게이트산화막의 표면을 노출시키는 제 3 식각단계를 실시한다. 이때, 제 3 식각단계의 공정조건은 30mT의 압력하에서 400Ws-120Wb의 파워와 72HBr/3O2의 유량비로 적절한 공정시간으로 실시하며, 다결정실리콘층에 대한 과도식각을 위하여 실시한다.
그리고, 계속하여 포토레지스트로 보호되지 않는 게이트산화막을 제거하여 기판(31) 표면을 노출시킬 수 있다.
따라서, 기판상에는 게이트산화막(35)을 개재하고, 잔류한 실리사이드층(39)과 잔류한 다결정실리콘층(37)으로 이루어진 게이트전극(45) 및 그(45) 상부에 위치한 캡층(41)으로 구성되는 게이트패턴이 완성된다.
그 다음, 포토레지스트를 산소 애슁 등의 방법으로 제거한다.
이후, 도시되지는 않았지만, 게이트패턴을 이온주입마스크로 이용하는 불순물 이온주입으로 소자활성영역에 불순물 도핑영역을 형성하여 소스/드레인 및 게이트패턴으로 구성되는 모스형 트랜지스터를 제조한다.
따라서, 상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 부산물의 증착에 기인한 반응챔버내의 오염을 제거하기 위하여 CF4가스 케미스트리(chemistry)를 채용하므로서 별도의 공정단계 내지는 장비의 추가없이 지속적인 공정진행으로 셀프-클리닝을 수행하므로, 효과적인 이물제어로 제품 수율을 향상시키고, 장비의 세정주기를 연장하므로 장치 가동률을 제고시키고 생산량을 극대화하며, 실리사이드와 다결정실리콘의 식각선택비를 개선시켜 다결정실리콘의 언더에치에 대한 식각마진을 향상시켜 공정안정성을 확보할 수 있는 장점이 있다.

Claims (5)

  1. 반도체기판 상에 게이트절연막을 형성하는 공정과,
    상기 게이트절연막 상에 반도체층, 실리사이드층을 순차적으로 형성하는 공정과,
    상기 실리사이드층상에 식각마스크를 형성하는 단계와,
    상기 식각마스크로 보호되지 않는 상기 실리사이드층을 불소기를 포함하는 식각가스를 포함하는 제 1 식각제로 건식식각하여 제거하고 상기 반도체층의 표면을 노출시키는 제 1 식각단계와,
    상기 식각마스크와 잔류한 상기 실리사이드층으로 보호되지 않는 상기 반도체층을 제거하되 상기 게이트절연막의 표면상에 얇게 잔류시키는 제 2 식각단계와,
    노출된 기판의 전면에 잔류한 상기 반도체층을 제거하는 제 3 식각단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 게이트절연막은 산화실리콘으로 형성하고 상기 반도체층은 다결정실리콘으로 형성하며 상기 실리사이드층은 텅스텐실리사이드로 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 1에 있어서,
    상기 불소기를 포함하는 식각가스는 CF4, SF6, NF3중 어느 하나를 선택적으로 사용하는 것이 특징인 반도체장치의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 1 식각단계는 상기 실리사이드층이 텅스텐 실리사이드인 경우, 4mT의 압력하에서 600Ws-90Wb의 파워와 120Cl2/16CF4/7N2의 유량비로 실시하고, 상기 제 2 식각단계는 4mT의 압력하에서 600Ws-90Wb의 파워와 120Cl2/7N2의 유량비로 실시하며, 상기 제 3 식각단계는 30mT의 압력하에서 400Ws-120Wb의 파워와 72HBr/3O2의 유량비로 실시하는 것이 특징인 반도체장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 식각마스크와 상기 실리사이드층 사이에 캡층을 개재시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
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