CN105374826B - 三维半导体器件及其制造方法 - Google Patents

三维半导体器件及其制造方法 Download PDF

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Abstract

一种三维半导体器件,包括多个存储单元,多个存储单元的每一个包括:沟道层堆叠,沿垂直于衬底表面的方向分布;多个绝缘层与多个栅极导电层,沿着沟道层堆叠的侧壁交替层叠;栅极介质层,位于多个栅极导电层与沟道层堆叠的侧壁之间;漏极,位于沟道层堆叠的顶部;源极,位于多个存储单元的相邻两个存储单元之间的衬底中;其中,最下层的绝缘层具有钝化或圆化的角部。依照本发明的三维半导体存储器件及其制造方法,对底部晶体管的尖角进行钝化或圆化,抑制局域电场增强效应而使得底部晶体管栅介质电场均匀分布,从而提高可靠性。

Description

三维半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法,特别是涉及一种三维半导体存储器件及其制造方法。
背景技术
为了改善存储器件的密度,业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减,信号冲突和干扰会显著增大,以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制,业界已经研发了具有三维(3D)结构的存储器件,通过将存储器单元三维地布置在衬底之上来提高集成密度。
具体地,如图1A所示,可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构);通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀);在沟道通孔中沉积多晶硅等材料形成柱状沟道6A/6B/6C;沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽,露出包围在柱状沟道周围的多层叠层;湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅,或HF去除氧化硅),在柱状沟道周围留下横向分布的突起结构2A;在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠8,例如包括底部选择栅极线BSG、虚设栅极线DG、字线WL0~WL31、顶部选择栅极线TSG;垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠,直至露出突起侧面的栅极介质层;刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时,叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层(图1A中所示为2A),而留下的栅极堆叠8夹设在多个隔离层之间作为控制电极。当向栅极施加电压时,栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区,由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。
其中,如图1B所示,在参照图1A制作的三维存储器中(特别是在虚线圆框内),由于深孔刻蚀往往难以实现恰好90度的刻蚀角(虽然图1A、图1B中示出了沟道的垂直侧壁,但是实际上可以具有约0.5~3度的偏斜),顶层孔径将大于底层孔的孔径,下选择管采用选择性外延生长(SEG)方式形成外延沟道1E后,需要采用后栅工艺移去伪栅如SiN,之后氧化形成L型晶体管的栅氧化层。此时这种非90度的刻蚀将使得L型晶体管存在严重的尖角问题,该区域会存在局域的强电场,会使得栅介质极易发生击穿,从而可靠性恶化。
发明内容
由上所述,本发明的目的在于克服上述技术困难,提出一种创新性三维半导体存储器件及其制造方法。
为此,本发明一方面提供了一种三维半导体器件,包括多个存储单元,多个存储单元的每一个包括:沟道层堆叠,沿垂直于衬底表面的方向分布;多个绝缘层与多个栅极导电层,沿着沟道层堆叠的侧壁交替层叠;栅极介质层,位于多个栅极导电层与沟道层堆叠的侧壁之间;漏极,位于沟道层堆叠的顶部;源极,位于多个存储单元的相邻两个存储单元之间的衬底中;其中,最下层的绝缘层具有钝化或圆化的角部。
其中,每个存储单元进一步包括外延沟道层,位于沟道层堆叠下方;优选地,外延沟道层的顶部高于最下层的栅极导电层的顶部。
其中,沟道层堆叠平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状,以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。
其中,栅极介质层进一步包括隧穿层、存储层、阻挡层;任选地,沟道层堆叠包括沟道衬层、沟道层、沟道填充层,优选地沟道衬层和/或沟道层材料选自V族单质、V族化合物、III-V族化合物、II-VI族化合物半导体,例如为单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合,优选地沟道填充层材料为空气或氧化物、氮化物;任选地,栅极介质层包括高k材料;任选地,栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。
本发明还提供了一种三维半导体器件的制造方法,包括步骤:在存储单元区的衬底上依次形成多个交替的第一材料层与第二材料层构成的绝缘层堆叠;刻蚀形成多个深孔,直至暴露衬底;在暴露的衬底中形成凹陷,凹陷具有钝化或圆化的角部;在深孔中形成栅极介质层和沟道层堆叠,以及沟道层堆叠顶部的漏极;选择性刻蚀至少部分地去除第二材料层,留下多个横向的凹槽以及暴露衬底的开口;在开口底部的衬底中形成源极;在多个凹槽中形成多个栅极导电层。
其中,刻蚀形成多个深孔之后进一步包括,在衬底中凹陷区域向上外延生长外延沟道层,优选地外延沟道层顶部高于最下层的栅极导电层的顶部。
其中,形成牺牲层之前进一步包括在深孔侧壁形成保护层,优选地去除牺牲层或者第二材料层的同时去除保护层。
其中,形成凹陷的步骤进一步包括,在深孔底部暴露的衬底中采用氧化和/或氮化工艺形成具有钝化或圆化的角部的牺牲层,去除牺牲层而在衬底中留下凹陷;或者对衬底执行交替多次执行(i)氧化和/或氮化工艺与(ii)各向同性刻蚀工艺形成凹陷。
其中,形成外延沟道层之后进一步包括在外延沟道层侧壁形成绝缘层;或者去除第二材料层时在沟道层堆叠侧壁保留一部分第二材料层用作底部选择晶体管的栅极绝缘层。
其中,形成栅极导电层之后进一步包括,形成源极连接线和字线连接线。
依照本发明的三维半导体存储器件及其制造方法,对底部晶体管的尖角进行钝化或圆化,抑制局域电场增强效应而使得底部晶体管栅介质电场均匀分布,从而提高可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案,其中:
图1A和图1B为现有技术的三维半导体存储器件的剖视图;
图2A至图2L为依照本发明一个实施例的三维半导体存储器件制造方法的各个步骤的剖视图;以及
图3为依照本发明实施例的半导体存储器件的局部放大图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果,公开了抑制局域电场增强效应而使得底部晶体管栅介质电场均匀分布的半导体存储器件及其制造方法。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图2A所示,在衬底1上依次形成由交替层叠的多个第一材料层2A和多个第二材料层2B构成的绝缘层堆叠2,沉积工艺例如包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等。提供衬底1,其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底,例如SiGe、SiC、GaN、GaAs、InP等等,以及这些物质的组合。为了与现有的IC制造工艺兼容,衬底1优选地为含硅材质的衬底,例如Si、SOI、SiGe、Si:C等。绝缘层堆叠结构2的材料选自以下材料的组合并且至少包括一种绝缘介质:如氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等任一种及其组合。第一材料层2A具有第一刻蚀选择性,第二材料层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中,叠层结构2A/2B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等,最佳地层2A为氧化硅且层2B为氮化硅。在本发明一个优选实施例中,层2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。如图2A所示,绝缘层堆叠2至少包括交替层叠的7个第一材料层2A和6个第二材料层2B(也即优选地绝缘层堆叠2顶部为第一材料层2A),自然也可以依照存储器单元串个数需要设置其他数目的材料层堆叠。
如图2B所示,刻蚀绝缘层堆叠2A/2B形成深孔或沟槽2T以定义沟道区域。选择各向异性刻蚀工艺,例如选用碳氟基(CxHyFz构成氟代烃)作为刻蚀气体的等离子体干法刻蚀或RIE,垂直向下刻蚀绝缘层堆叠2A/2B形成多个深孔或沟槽2T(虽然图2B仅示出一个,但是实际上可以在平面图中存在多个,对应于多个存储器单元),直至暴露衬底1。平行于衬底1表面切得的沟槽2T的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。值得注意的是,虽然图2B所示深孔2T具有垂直侧壁,但是实际上由于刻蚀工艺限制,其侧壁通常可以具有0.5~3度的偏斜,也即深孔2T底部(暴露衬底1顶部)宽度可以小于顶部宽度(也即最顶层2A中开口直径)。优选地,深孔2T的高宽比大于等于5:1、优选大于等于10:1、最佳为20:1。优选地,采用HDPCVD、UHVCVD、MOCVD、MBE、ALD等保形性和台阶覆盖率良好的沉积工艺形成绝缘介质层,并采用各向异性刻蚀工艺去除水平部分仅在深孔2T侧壁保留垂直部分从而构成侧墙或者保护层3,其材质例如选自多晶硅、非晶硅、氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等任一种及其组合,并且侧墙3的材质不同于第一材料层2A也不同于第二材料层2B,从而提供较大的刻蚀选择性。在本发明一个优选实施例中,层2A为氧化硅,层2B为氮化硅,层3为多晶硅。
如图2C所示,在深孔2T底部衬底1中形成牺牲层4。例如执行氧化和/或氮化工艺,也即在含氧(例如含O2、O3、H2O、CO2等氧化性气体)和/或含氮(例如含N2、NH3、N2O、NO、NO2等氮源气体)气氛(也可以为均包含O、N的气氛)中进行加热处理(热处理温度例如600~1000℃、优选700~900℃、最佳850℃,处理时间例如1ms~10min、优选20ms~1min、最佳50ms),使得深孔2T底部暴露的衬底1表面被氧化和/或氮化,形成绝缘材质的牺牲层4,例如氧化硅、氮化硅或氮氧化硅。在此过程中,由于侧墙3的保护,牺牲层4并未向上延伸生长而是向衬底1深处发展,由此在衬底1与最下层的第一材料层2A之间界面处形成了被钝化或圆化的角部,例如牺牲层4为热氧化工艺形成的鸟嘴状结构。与此同时,这种氧化和/或氮化工艺可以减少图2B的刻蚀工艺对衬底1表面的刻蚀损伤,避免后续外延生长时界面缺陷密度过大。
如图2D所示,去除牺牲层4,在衬底1中留下具有钝化或圆化角部的凹陷4R。优选各向同性刻蚀工艺,例如针对氧化硅牺牲层选用dHF(稀释HF酸水溶液)、dBOE(稀释缓释刻蚀剂,NH4F与HF混合水溶液),针对氮化硅牺牲层选用热磷酸,针对氮氧化硅选用强酸(硫酸、硝酸)与强氧化剂(双氧水、臭氧水溶液)混合溶液等。优选地,去除牺牲层4同时也一并去除了侧墙3。在本发明另一优选实施例中,去除牺牲层4时不去除侧墙3,而是保留到后续去除第二材料层2B时一并去除。由于牺牲层4具有钝化或圆化的角部,因此去除牺牲层4之后留下的凹陷4R、以及最下层的第一材料层2A也具有相应的钝化或圆化的角部。
在本发明另一优选实施例中,可以对暴露的衬底1多次(例如循环执行10次以上)交替执行(i)氧化和/或氮化工艺与(ii)各向同性刻蚀工艺(例如湿法腐蚀),如此形成具有钝化或圆化角部的凹陷4R。
如图2E所示,在凹陷4R区域向上外延生长底部器件的沟道层1E。例如采用MOCVD、MBE、ALD等工艺,选择性外延生长(SEG)形成外延沟道层1E,用作存储器单元中底部选择(BS)晶体管的沟道区。外延层1E材质可以与衬底1相同,例如均为Si。在本发明另一个优选实施例中,外延沟道层1E材料可以不同于衬底1,例如为V族、III-V族或II-VI族化合物半导体,诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合,以增强载流子迁移率提高驱动能力。如图2E所示,优选地,外延层1E顶部超过衬底1顶部,并进一步高于最底部的第二材料层2B的顶部,由此使得最终形成的底部选择晶体管具有L型沟道,增强其驱动能力。
如图2F所示,采用PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺,在深孔2T中依次沉积形成栅极绝缘堆叠5和沟道层6A。栅极绝缘堆叠5包括多个子层(图中并未单独标出),例如至少包括隧穿层、存储层、阻挡层,阻挡层直接接触深孔2T侧壁的绝缘层堆叠2A/2B,隧穿层最靠近深孔2T中心轴线并接触后续沉积的沟道层6。其中隧穿层包括SiO2或高k材料,其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物,例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如SiON、HfSiON)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))等,隧穿层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料,例如SiON、SiN、HfO、ZrO等及其组合,同样可以是上述材料的单层结构或多层堆叠结构。阻挡层可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施例中,栅极绝缘堆叠结构5例如是氧化硅、氮化硅、氧化硅组成的ONO结构。栅极绝缘堆叠结构5仅覆盖了深孔2T的侧壁,底部在外延层1E上的部分将通过各向异性刻蚀去除直至暴露外延层1E,以便后续外延生长沟道所用。
形成沟道层6A之前进一步任选地包括形成沟道衬层(未示出),材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料,用作后续刻蚀的保护层以及未来进一步沉积的成核层,其厚度例如为5~10nm。随后采用MOCVD、MBE、ALD等工艺共形地形成沟道层6A,覆盖了栅极绝缘堆叠结构5的侧壁以及外延层1E的顶部(沟道层6A为半导体材质,与外延层1E晶格常数相等或相近)。沟道层6A材料可以与前述沟道衬层相同均选自上述材料,也可以选自其他V族、III-V族或II-VI族化合物半导体,诸如GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。在本发明图2F所示一个实施例中,第二沟道层6A的沉积方式为局部填充孔槽2T的侧壁而形成为具有空气隙6B的中空柱形。在本发明图中未示出的其他实施例中,选择沟道层6A的沉积方式以完全或者局部填充孔槽2T,形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层6A的水平截面的形状与孔槽2T类似并且优选地共形,可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状,或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。优选地,对于空心的柱状沟道层6A结构,可以进一步在沟道层6A内侧填充绝缘隔离层6B,例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层6B,用于支撑、绝缘并隔离沟道层6A。
此后,在沟道层6A顶部沉积漏区6C。优选地,采用与沟道层6A材质相同或者相近(例如与Si相近的材质非晶Si、多晶Si、SiGe、SiC等,以便微调晶格常数而提高载流子迁移率,从而控制单元器件的驱动性能)的材质沉积在孔槽2T的顶部而形成存储器件单元晶体管的漏区6C。自然,如果与图2F所示不同,沟道层6A为完全填充的实心结构,则沟道层6A在整个器件顶部的部分则构成相应的漏区6C而无需额外的漏区沉积步骤。在本发明其他实施例中,漏区6C也可以为金属、金属氮化物、金属硅化物,例如W、WN、WSi等任一种或其组合,构成金半接触而在顶部形成肖特基型器件。
如图2G所示,沉积绝缘层7并平坦化,刻蚀暴露衬底1和绝缘层堆叠2侧壁。采用旋涂、喷涂、丝网印刷、CVD沉积、热解、氧化等工艺,在整个器件之上形成绝缘层7(例如层间介质层,ILD),材料例如氧化硅或低k材料,低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地,CMP平坦化ILD 7。利用光刻胶掩模图形(未示出)执行各向异性刻蚀工艺,依次垂直刻蚀ILD 7、绝缘层堆叠2A/2B,直至暴露衬底1,形成多个垂直开口7T,并且同时暴露了绝缘层堆叠2A/2B的侧壁。在平面图(未示出)中,多个垂直开口7T将围绕每一个垂直沟道6A/6B/6C,例如每个垂直沟道平均具有2~6个垂直开口7T围绕周边。开口7T的截面形状可以与深孔2T相同。
如图2H所示,选择性去除第二材料层2B。选用各向同性刻蚀工艺,去除绝缘层堆叠2中的所有第二材料层2B,仅保留多个第一材料层2A。根据层2A/层2B的材质不同,可以选择湿法腐蚀液以各向同性地刻蚀去除层2B。具体地,对于层2B材质而言,针对氧化硅材质采取HF基腐蚀液,针对氮化硅材质采用热磷酸腐蚀液,针对多晶硅或非晶硅材质采用KOH或TMAH等强碱腐蚀液。另外还可以针对非晶碳、DLC等碳基材质的层2B而选用氧等离子干法刻蚀,使得O与C反应形成气体而抽出。去除层2B之后,在多个第一材料层2A之间留下了横向(平行于衬底表面的水平方向)的多个凹槽2R,以用于稍后形成控制电极。
随后,在开口7T底部衬底1中形成共用源极1S。例如选用离子注入工艺,自对准的垂直注入衬底1底部形成了多个共用源极1S,以及优选地进一步在表面形成金属硅化物(未示出)以降低表面接触电阻。金属硅化物例如NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y,其中x均大于0小于1,y均大于等于0小于1。共源区1S与衬底具有不同的掺杂类型,通过绝缘材料部分或者完全分离,从而对于擦写读操作形成不同的载流子路径。
如图2I所示,在外延层1E暴露的侧壁上形成绝缘层。由于在图2E中外延层1E顶部高于最下层的第二材料层2B,因此去除所有第二材料层2B之后图2H最底部的选择晶体管对应的沟道层1E侧壁暴露在凹陷2R中,如果后续直接形成金属电极则会使得下下层选择栅极(BSG)直接接触沟道层1E,因此需要额外地形成绝缘层。在本发明一个优选实施例中,通过热氧化和/或热氮化、或化学氧化,在沟道层1E侧壁形成了用于底层选择晶体管的栅极绝缘层(未单独标出,而是与第一材料层2A示出为连接成一体)。在本发明另外的优选实施例中,在图2H所示工艺中并不完全去除第二材料层2B,例如减少刻蚀时间或降低刻蚀速度,使得一部分第二材料层2B残留在栅极绝缘层5的侧壁上(图2H中未示出),如此可以无需图2I所示的额外栅极绝缘层形成步骤,而直接利用残余的第二材料层2B作为SBG的栅极绝缘层。
如图2J所示,在多个凹槽2R中形成栅电极8。栅电极8可以是多晶硅、多晶锗硅、或金属,其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物,栅电极8中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极介质层5与栅电极8之间还优选通过PVD、CVD、ALD等常规方法形成高k材料或氮化物的阻挡层(未示出),氮化物材质例如为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz,其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。同样地,层8可以是单层结构也可以是多层堆叠结构。
如图2K所示,在开口7T中填充形成源区1S的引出结构9。例如先CVD或氧化/氮化工艺形成绝缘材料层并各向异性刻蚀去除底部露出源极1S而形成侧墙9A以避免与位线电极8短接,随后通过MOCVD、ALD、蒸发、溅射等工艺形成金属材料的源极引出线9B,其材质例如金属,可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物。优选地,CMP平坦化引出线9A/9B直至暴露ILD 7。
如图2L所示,刻蚀ILD 7直至暴露漏区6D,填充与引出线9类似的材料形成位线引出线10(BL)。最终实现的器件剖视图如图2L所示,一种三维半导体器件,包括多个存储单元,多个存储单元的每一个包括:沟道层6A/6B,沿垂直于衬底1表面的方向分布;多个绝缘层2A与多个栅极导电层8(8:BSG(底部选择栅极)、8:DG(虚设栅极)、8:WL(字线WL0、WL1至WL31共32个)、8:TSG(顶部选择栅极)等),沿着沟道层的侧壁交替层叠;栅极介质层5,位于多个层间绝缘层与沟道层的侧壁之间;漏极6C,位于沟道层的顶部;以及源极1S,位于多个存储单元的相邻两个存储单元之间的衬底中;其中,最下层的绝缘层2A具有钝化或圆化的角部。优选地,衬底1上具有外延沟道层1E,位于沟道层6下方。进一步优选地,外延沟道层1E高于最下层的栅极导电层8(8:BSG)的顶部。其他各层的材料和构造特征如工艺方法部分所述,在此不再赘述。
如图3所示,对于L型下选择管,在尖角(虚圆框)进行钝化,可以抑制局域电场增强效应使得下选择管栅介质的电场均匀分布,从而提高可靠性。
此外,本专利以基于电荷俘获存储器的单元串来进行阐述,但是也适用于采用三维浮栅单元串、阻变单元串等的选择管优化。
依照本发明的三维半导体存储器件及其制造方法,对底部晶体管的尖角进行钝化或圆化,抑制局域电场增强效应而使得底部晶体管栅介质电场均匀分布,从而提高可靠性。
尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种三维半导体器件,包括多个存储单元,多个存储单元的每一个包括:
沟道层堆叠,沿垂直于衬底表面的方向分布;
多个绝缘层与多个栅极导电层,沿着沟道层堆叠的侧壁交替层叠;
栅极介质层,位于多个栅极导电层与沟道层堆叠的侧壁之间;
漏极,位于沟道层堆叠的顶部;
源极,位于多个存储单元的相邻两个存储单元之间的衬底中;
其中,最下层的绝缘层的底部具有圆化的角部。
2.如权利要求1所述的三维半导体器件,其中,每个存储单元进一步包括外延沟道层,位于沟道层堆叠下方。
3.如权利要求2所述的三维半导体器件,其中,外延沟道层的顶部高于最下层的栅极导电层的顶部。
4.如权利要求2所述的三维半导体器件,其中,外延沟道层具有鸟嘴状的角部。
5.如权利要求1所述的三维半导体器件,其中,沟道层堆叠平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状,以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。
6.如权利要求1所述的三维半导体器件,其中,栅极介质层进一步包括隧穿层、存储层、阻挡层。
7.如权利要求1所述的三维半导体器件,其中,沟道层堆叠包括沟道衬层、沟道层、沟道填充层。
8.如权利要求7所述的三维半导体器件,其中,沟道衬层和/或沟道层材料选自V族单质、V族化合物、III-V族化合物、II-VI族化合物半导体。
9.如权利要求8所述的三维半导体器件,其中,沟道衬层和/或沟道层材料为单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合。
10.如权利要求7所述的三维半导体器件,其中,沟道填充层材料为空气或氧化物、氮化物。
11.如权利要求1所述的三维半导体器件,其中,栅极介质层包括高k材料。
12.如权利要求1所述的三维半导体器件,其中,栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。
13.一种三维半导体器件的制造方法,包括步骤:
在存储单元区的衬底上依次形成多个交替的第一材料层与第二材料层构成的绝缘层堆叠;
刻蚀形成多个深孔,直至暴露衬底;
在暴露的衬底中形成凹陷,凹陷的顶部具有鸟嘴状或圆化的角部;
在深孔中形成栅极介质层和沟道层堆叠,以及沟道层堆叠顶部的漏极;
选择性刻蚀至少部分地去除第二材料层,留下多个横向的凹槽以及暴露衬底的开口;
在开口底部的衬底中形成源极;
在多个凹槽中形成多个栅极导电层。
14.如权利要求13所述的三维半导体器件制造方法,其中,刻蚀形成多个深孔之后进一步包括,在衬底中凹陷区域向上外延生长外延沟道层。
15.如权利要求14所述的三维半导体器件制造方法,其中,外延沟道层顶部高于最下层的栅极导电层的顶部。
16.如权利要求13所述的三维半导体器件制造方法,其中,刻蚀形成深孔之后,在深孔底部暴露的衬底中形成牺牲层,并且形成深孔之后、形成牺牲层之前进一步包括在深孔侧壁形成保护层。
17.如权利要求16所述的三维半导体器件制造方法,其中,去除牺牲层或者第二材料层的同时去除保护层。
18.如权利要求13所述的三维半导体器件制造方法,其中,形成凹陷的步骤进一步包括,在深孔底部暴露的衬底中采用氧化和/或氮化工艺形成具有鸟嘴状或圆化的角部的牺牲层,去除牺牲层而在衬底中留下凹陷;或者对衬底执行交替多次执行(i)氧化和/或氮化工艺与(ii)各向同性刻蚀工艺形成凹陷。
19.如权利要求14所述的三维半导体器件制造方法,其中,形成外延沟道层之后进一步包括在外延沟道层侧壁形成绝缘层;或者去除第二材料层时在沟道层堆叠侧壁保留一部分第二材料层用作底部选择晶体管的栅极绝缘层。
20.如权利要求13所述的三维半导体器件制造方法,其中,形成栅极导电层之后进一步包括,形成源极连接线和字线连接线。
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