CN107481968A - 半导体器件的制作方法及半导体器件和电子装置 - Google Patents

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Abstract

本发明提供一种半导体器件的制作方法、半导体器件及电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，在所述层间介电层以及虚拟介电层中形成有沟槽，所述沟槽露出所述衬底；在所述沟槽的侧壁上形成牺牲氧化层；去除所述牺牲氧化层和所述沟槽底部露出的所述半导体衬底表层的氧化层；在所述沟槽底部的所述半导体衬底上形成半导体层。该制作方法可以可以保护层间介电层不受损伤，因而不会使沟道开孔的关键尺寸扩大，也不会影响沟道开孔的侧壁粗糙度，进而使最终器件的性能更好。该半导体器件和电子装置具有更好的性能。

Description

半导体器件的制作方法及半导体器件和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。
近年来，随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步，但是随着尺寸的不断缩小，平面性闪存存储器已经快达到尺寸极限，无法继续缩小。为解决平面闪存遇到的困难以及追求求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。其中一种3D NAND闪存为垂直沟道结构，在制作这种结构的3D NAND闪存，如图1所示，首先在半导体衬底100上形成交错堆叠的虚拟介电层101和层间介电层102(比如，SiN/SiO2)，然后通过干法刻蚀在层间介电层和虚拟介电层中形成沟道开孔，最后在沟道开孔的底部外延形成掺杂硅层。并且，为了形成外延形成掺杂硅层，在硅外延生长之前，需要先去除沟道开孔底部的半导体衬底表层的氧化层(由环境氧化而形成)，该步骤通过使用氢氟酸湿法刻蚀来完成，然后，如前所述层间介电层也通过使用氧化物，因而在去除半导体衬底表层的氧化层时，也会刻蚀掉部分层间介电层，如图1所示，这样使得沟道开孔的关键尺寸和侧壁的粗糙度增加，这将对最终的器件造成影响，使其性能不能达到预定设计。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，在所述层间介电层以及虚拟介电层中形成有沟槽，所述沟槽露出所述衬底；在所述沟槽的侧壁上形成牺牲氧化层；去除所述牺牲氧化层和所述沟槽底部露出的所述半导体衬底表层的氧化层；在所述沟槽底部的所述半导体衬底上形成半导体层。
进一步地，在所述沟槽的侧壁上形成牺牲氧化层的步骤包括：形成覆盖所述沟槽侧壁、底部以及层间介电层/虚拟介电层表面的牺牲氧化层；去除所述沟槽底部以及层间介电层/虚拟介电层表面的牺牲氧化层。
进一步地，所述牺牲氧化层为硅的氧化物。
进一步地，在去除所述牺牲氧化层和所述沟槽底部的所述半导体衬底表层的氧化层的步骤中，使用基于氢氟酸的化学溶液或使用SiCoNi清洗工艺。
本发明的半导体器件的制作方法，通过在沟道开孔的侧壁上形成牺牲氧化层，因而在去除沟道表层的自然氧化层时，可以保护层间介电层不受损伤，因而不会使沟道开孔的关键尺寸扩大，也不会影响沟道开孔的侧壁粗糙度，进而使最终器件的性能更好。
本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，所述层间介电层以及虚拟介电层中形成有沟槽，在所述沟槽的底部的半导体衬底上形成有半导体层。
本发明提出的半导体器件沟道开孔具有更好的关键尺寸以及侧壁粗糙度，因而器件性能更好。
本发明再一方面提供一种电子装置，其包括上述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了一种常规3D NAND器件制作方法形成的半导体器件的剖面示意图；
图2示出了根据本发明的半导体器件的制作方法的步骤流程图；
图3A～图3E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，为了克服在去除沟道开口底部的衬底表层氧化层时，损伤层间介电层，进而使沟道开孔的关键尺寸和侧壁的粗糙度，本发明提供一种半导体器件的制作方法，用于制作3D NAND存储器，如图2所示，该方法包括：步骤201：提供半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，所述层间介电层以及虚拟介电层中形成有沟槽，所述沟槽露出所述衬底；步骤202：在所述沟槽的侧壁上形成牺牲氧化层；步骤203：去除所述牺牲氧化层和所述沟槽底部露出的所述半导体衬底表层的氧化层；步骤204：在所述沟槽底部的所述半导体衬底上形成半导体层。
本发明的半导体器件的制作方法，通过在沟道开孔的侧壁上形成牺牲氧化层，因而在去除沟道表层的自然氧化层时，可以保护层间介电层不受损伤，因而不会使沟道开孔的关键尺寸扩大，也不会影响沟道开孔的侧壁粗糙度，进而使最终器件的性能更好。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2以及图3A～图3E对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，执行步骤201：提供半导体衬底300，在所述半导体衬底300上形成有多层交错堆叠的虚拟介电层301和层间介电层302构成的叠层结构，所述虚拟介电层301形成于相邻的层间介电层302之间，所述层间介电层302以及虚拟介电层301中形成有沟槽303，所述沟槽303露出所述衬底300，所形成的结构如图3A所示。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
虚拟介电层301和层间介电层302可以采用各种合适的介电材料，并且通过本领域常用的方法，诸如PVD、CVD、ALD等形成。示例性地，在本实施例中，虚拟介电层301采用氮化物，比如氮化硅硅，层间介电层302采用氧化物，比如二氧化硅。
沟槽303采用本领域常用的方法形成，比如首先形成掩膜层，然后通过曝光、显影、刻蚀等操作图形化所述掩膜层，然后以掩膜层为掩膜刻蚀层间介电层和虚拟介电层，将掩膜层的图形转移到虚拟介电层和层间介电层中从而形成沟槽303。沟槽303暴露底部半导体衬底300，在制作3D NAND存储器时，沟槽303用作沟道开孔，而可以理解的是，在制作其他器件也可用作其他结构。
接着，执行步骤202，在所述沟槽303的侧壁上形成牺牲氧化层304，所形成的结构如图3C所示。
示例性，在本实施例中，在所述沟槽303的侧壁上形成牺牲氧化层304，通过以下步骤完成：
首先，如图3B所示，形成覆盖所述沟槽侧壁、底部以及介电层(虚拟介电层或层间介电层)表面的牺牲氧化层304，比如通过炉管氧化、化学气相沉积、物理气相沉积或原子层沉积形成等工艺在沟槽303的侧壁、底部以及介电层(虚拟介电层或层间介电层)表面沉积一定厚度的牺牲氧化层304。示例性地，所述牺牲氧化层的沉积温度为100℃～600℃。示例性，牺牲氧化层304比如为诸如二氧化硅的硅的氧化物。示例性地，牺牲氧化层304的厚度比如为
然后，通过合适的干法刻蚀工艺去除牺牲氧化层304位于沟槽303底部的部分和位于介电层表面的部分，保留位于沟槽303侧壁的部分，形成如图3C所示的结构。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。
示例性，在本实施中，采用干法刻蚀工艺对隔离结构303执行回蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，执行步骤203，去除所述牺牲氧化层304和所述沟槽303底部露出的所述半导体衬底300表层的氧化层，所形成的结构如图3D所示。
沟槽303底部的半导体衬底300的表层由于各种原因会形成有氧化层，比如当形成沟槽303后，沟槽底部的半导体衬底300被暴露，而被环境中的氧化在表层形成氧化层，比如二氧化硅层，或者，在更早的工艺步骤之前半导体衬底300的表层已经被环境中氧氧化而形成氧化层表层，而如前所述，为了在沟槽303底部形成半导体层，比如掺杂的硅以用作沟道或其他结构，需要先去除半导体衬底300表层的氧化层。
示例性，在本实施例中，通过湿法刻蚀去除沟槽303底部的半导体衬底300表层的氧化层。具体地，比如通过合适浓度的氢氟酸(HF)蚀刻沟槽底部的半导体衬底300表层的氧化层，与此同时一并去除沟槽303侧壁的牺牲氧化层304，而由于沟槽303侧壁形成有牺牲氧化层304，因而可以防止在刻蚀沟槽底部的半导体衬底300表层的氧化层时，也刻蚀掉层间介电层302，从而导致沟槽关键尺寸和侧壁粗糙度增加，影响最终的器件性能。对比图1以及图3D可知，采用本实施的半导体器件的制作方法，沟槽303具有更好的关键尺寸和侧壁粗糙度。
当然，可以理解的是，去除沟槽底部的半导体衬底300表层的氧化层的方法不局限于HF湿法刻蚀，也可采用其他合适的方法，比如SiCoNi预清洗工艺等干法工艺，该工艺主要包括两个步骤：NF3/NH3远程电浆刻蚀和原位退火，这两步都在同一腔体内完成。在刻蚀过程中，晶圆被放置在温度被严格控制在35℃的底座上，低功率的电浆将NF3和NH3转变成氟化氨(NH4F)和二氟化氨。氟化物在晶圆表面冷凝，并优先与氧化物反应，形成六氟硅氨((NH4)2SiF6)。这种硅酸盐可以在70℃以上的环境中升华。原位退火过程中，晶圆片被移动到靠近加热部件的位置，流动的氢气将热量带到晶圆片上，晶圆片在很短的时间内被加热到100℃以上，使六氟硅氨分解为气态的SiF4，NH3和HF，并被抽去。
最后，执行步骤204，在所述沟槽303底部的所述半导体衬底300上形成半导体层305，所形成的结构如图3E所示。
示例性，在本实施例中，在所述沟槽303底部，在所述半导体衬底300上掺杂的硅层，以用作沟道。掺杂的硅层通过合适的外延工艺在沟槽303底部的半导体衬底上生长形成。当然，其也可以通过诸如CVD、PVD、ALD等工艺形成，在此不再赘述。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如以制作3D NAND器件为例，还包括诸如虚拟介电层的去除|、存储区的形成、存储介质层的形成等步骤，其都包括在本实施制作方法的范围内。
可以理解的是，本发明提出的半导体器件的制作方法，不仅可以用于制作3D NAND器件，而且可以用于制作类似的需要去除沟槽底部的氧化层，但不希望损伤沟槽侧壁的器件。
实施例二
本发明还提供一种半导体器件，如图4所示，该半导体器件400包括：半导体衬底401，在所述半导体衬底401上形成有多层交错堆叠的虚拟介电层402和层间介电层403，所述虚拟介电层402形成于相邻的层间介电层403之间，所述层间介电层403以及虚拟介电层402中形成有沟槽404，在所述沟槽404的底部的半导体衬底401上形成有半导体层405。
其中半导体衬底401可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构501为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底401的构成材料选用单晶硅。
虚拟介电层402和层间介电层403可以采用合适的介电材料，并且通过本领域常用的方法，诸如PVD、CVD、ALD等形成。示例性地，在本实施例中，虚拟介电层402采用氮化物，比如氮化硅硅，层间介电层403采用氧化物，比如二氧化硅。
沟槽404采用本领域常用的方法形成，比如首先形成掩膜层，然后通过曝光、显影、刻蚀等操作图形化所述掩膜层，然后以掩膜层为掩膜刻蚀层间介电层和虚拟介电层，将掩膜层的图形转移到虚拟介电层和层间介电层中从而形成沟槽404。沟槽404暴露底部半导体衬底401，在3D NAND器件中，沟槽404用作沟道开孔，而可以理解的是，在其他器件也可用作其他结构。
半导体层405示例性，比如为含硅材料层，其可以用作沟道和其他合适的结构层，并可以通过诸如PVD、CVD、ALD、外延等工艺形成。
本实施例的半导体器件，由于沟槽具有更好的关键尺寸和侧壁粗糙度，因而器件性能更好。
实施例三
本发明的再一个实施例提供一种电子装置，包括上述半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：包括：半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，所述层间介电层以及虚拟介电层中形成有沟槽，在所述沟槽的底部的半导体衬底上形成有半导体层。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于所包含的半导体器件的控制栅和浮栅具有较大的接触面积，因而栅耦合系数增大，进而性能提高，功耗降低，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，在所述层间介电层以及虚拟介电层中形成有沟槽，所述沟槽露出所述衬底；
在所述沟槽的侧壁上形成牺牲氧化层；
去除所述牺牲氧化层和所述沟槽底部露出的所述半导体衬底表层的氧化层；
在所述沟槽底部的所述半导体衬底上形成半导体层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述沟槽的侧壁上形成牺牲氧化层的步骤包括：
形成覆盖所述沟槽侧壁、底部以及层间介电层/虚拟介电层表面的牺牲氧化层；
去除所述沟槽底部以及层间介电层/虚拟介电层表面的牺牲氧化层。
3.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述牺牲氧化层为硅的氧化物。
4.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述牺牲氧化层通过炉管氧化、化学气相沉积、物理气相沉积或原子层沉积形成。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述牺牲氧化层的沉积温度为100℃～600℃。
6.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，所述牺牲氧化层的厚度为
7.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，在去除所述牺牲氧化层和所述沟槽底部的所述半导体衬底表层的氧化层的步骤中，使用基于氢氟酸的化学溶液或使用SiCoNi清洗工艺。
8.一种采用如权利要求1-7之一所述的半导体器件的制作方法制作的半导体器件，其特征在于，包括：
半导体衬底，
在所述半导体衬底上形成有多层交错堆叠的层间介电层和虚拟介电层，所述虚拟介电层形成于相邻的层间介电层之间，
所述层间介电层以及虚拟介电层中形成有沟槽，
在所述沟槽的底部的半导体衬底上形成有半导体层。
9.一种电子装置，其特征在于，包括如权利要求8所述的半导体器件以及与所述半导体器件相连接的电子组件。
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