KR102274762B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에 서로 인접한 제1 및 제2 하드 마스크 패턴을 형성하고, 상기 제1 및 제2 하드 마스크 패턴에 의해 노출된 상기 기판을 식각하여 제1 및 제2 액티브 핀을 형성하고, 상기 제1 및 제2 액티브 핀과 상기 제1 및 제2 하드 마스크 패턴의 측면을 채우는 소자분리막을 형성하고, 상기 제1 하드 마스크 패턴 상에 위치하고, 상기 제1 액티브 핀과 오버랩되는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 하여 상기 소자분리막의 일부와 상기 제2 액티브 핀의 일부를 에칭하여 제1 트렌치를 형성하고, 등방성 에칭을 수행하여 상기 제2 액티브 핀의 잔존 부분을 제거하고, 이방성 에칭을 수행하여 상기 기판에 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 핀 전계 효과 트랜지스터에 포함된 액티브 핀의 핀 컷(Fin Cut) 후에 남는 잔존 부분을 제거하여, 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양(aspect)은, 기판 상에 서로 인접한 제1 및 제2 하드 마스크 패턴을 형성하고, 상기 제1 및 제2 하드 마스크 패턴에 의해 노출된 상기 기판을 식각하여 제1 및 제2 액티브 핀을 형성하고, 상기 제1 및 제2 액티브 핀과 상기 제1 및 제2 하드 마스크 패턴의 측면을 채우는 소자분리막을 형성하고, 상기 제1 하드 마스크 패턴 상에 위치하고, 상기 제1 액티브 핀과 오버랩되는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 하여 상기 소자분리막의 일부와 상기 제2 액티브 핀의 일부를 에칭하여 제1 트렌치를 형성하고, 등방성 에칭을 수행하여 상기 제2 액티브 핀의 잔존 부분을 제거하고, 이방성 에칭을 수행하여 상기 기판에 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 등방성 에칭은 상기 이방성 에칭 전에 실시될 수 있다.
본 발명의 몇몇 실시예에서, 상기 이방성 에칭은 상기 등방성 에칭 전에 실시하고, 상기 기판은 상기 제1 및 제2 액티브 핀과 식각 선택비가 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 등방성 에칭은 건식 에칭 방법 또는 습식 에칭 방법으로 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 건식 에칭 방법은 플루오르(F), 염소(Cl), 또는 브롬(Br) 베이스 물질을 사용하여 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 건식 에칭 방법은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 ECR 장비를 이용할 수 있다.
본 발명의 몇몇 실시예에서, 상기 습식 에칭 방법은 SC1, NH4OH, KOH, 또는 TMAH의 화학물질을 사용하여 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 마스크 패턴은 상기 제1 액티브 핀과 오버랩되고, 상기 마스크 패턴의 개구부는 상기 제2 하드 마스크 패턴을 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 마스크 패턴을 이용하여 로컬 STI 트렌치를 형성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 마스크 패턴은 상기 액티브 핀을 따라 각각 평행하게 확장되는 복수의 라인 패턴 및 복수의 개구부를 포함하고, 상기 복수의 라인 패턴 중 어느 하나는, 상기 제1 및 제2 액티브 핀 중 어느 하나와 완전히 오버랩되고, 상기 복수의 개구부는 상기 복수의 라인 패턴과 교대로 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 핀의 중심선과 상기 마스크 패턴의 중심선 간의 편차값이 커질수록, 상기 제2 액티브 핀의 잔존 부분의 크기는 증가할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 액티브 핀의 일부를 에칭하는 것은,
상기 제1 액티브 핀의 상단에서 상기 제2 액티브 핀의 하단 방향으로 경사를 갖도록 에칭하는 것을 포함하고, 상기 경사는 상기 잔존 부분의 일면을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 액티브 핀의 잔존 부분은 20nm를 넘지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 액티브 핀 간의 핀 피치(FIN pitch)는 40nm이하일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 액티브 핀을 형성하되, 상기 복수의 액티브 핀 각각의 상면에 접하는 하드 마스크 패턴을 형성하고, 상기 복수의 액티브 핀과 상기 하드 마스크 패턴의 측면을 채우는 소자분리막을 형성하고, 상기 하드 마스크 패턴 상에 위치하고, 상기 복수의 액티브 핀의 일부와 오버랩되는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 마스크로 하여 상기 복수의 액티브 핀의 일부를 에칭하여 제1 트렌치 및 상기 제1 트렌치와 다른 제2 트렌치를 형성하되, 상기 제1 트렌치 및 상기 제2 트렌치는 각각 상기 제1 영역 및 제 2 영역에 형성되고, 등방성 에칭을 통하여 상기 제1 영역 및 상기 제2 영역에 존재하는 상기 복수의 액티브 핀의 잔존 부분을 제거하고, 상기 제2 영역을 전부 덮는 제2 마스크 패턴을 형성하고, 이방성 에칭을 통하여 상기 상기 제1 및 제2 마스크 패턴에 의해 노출되는 영역에 제3 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크 패턴은 상기 등방성 에칭을 한 후, 상기 이방성 에칭을 하기 전에 형성되고, 상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 깊게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 등방성 에칭은 건식 에칭 방법 또는 습식 에칭 방법을 이용하여 상기 액티브 핀의 잔존 부분을 제거할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 상기 복수의 액티브 핀과 상기 하드 마스크 패턴을 형성하는 것은, 상기 하드 마스크막 상에 희생 절연막을 이용하여 복수의 사이드 월을 형성하고, 상기 복수의 사이드 월을 마스크로 상기 하드 마스크와 상기 기판을 에칭하여, 상기 복수의 액티브 핀과 상기 하드 마스크 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 사이드 월을 제거하고, 상기 하드 마스크 패턴을 완전히 덮는 소자 분리막을 형성하고, 상기 하드 마스크 패턴의 상면을 노출시키도록 상기 소자 분리막을 평탄화하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 태양은, 기판을 제공하고, 상기 기판 상에 서로 인접한 제1 및 제2 하드 마스크 패턴과 제1 및 제2 액티브 핀을 형성하되, 상기 제1 액티브 핀은 상기 제1 하드 마스크 패턴 하부에 상기 제2 액티브 핀은 상기 제2 하드 마스크 패턴 하부에 각각 형성하고, 상기 제1 및 제2 액티브 측면을 채우는 소자분리막을 형성하고, 상기 제1 액티브 핀의 상명을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 하여 상기 상기 제2 하드 마스크 패턴, 상기 소자 분리막의 일부, 및 상기 제2 액티브 핀의 일부를 에칭하여 제1 트렌치를 형성하고, 등방성 에칭을 수행하여 상기 제2 액티브 핀의 잔존 부분을 제거하고, 이방성 에칭을 수행하여 상기 제1 트렌치보다 깊게 형성되는 제2 트렌치를 형성하는 것을 포함하되, 상기 소자 분리막의 일부 및 상기 제2 액티브 핀의 일부를 에칭하는 것은, 상기 제1 액티브 핀의 상단에서 상기 제2 액티브 핀의 하단 방향으로 경사를 갖도록 에칭하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다.
도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다.
도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 24는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다
도 25 내지 도 28은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 통해 제조한 반도체 장치를 포함하는 전자 시스템의 블럭도이다.
도 30 및 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 통해 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 ″막″은 ″층″의 의미로 사용될 수 있고, ″층″은 ″막″의 의미로 사용될 수 있다. 즉, ″막″과 ″층″은 동일한 의미로 사용될 수 있다.
이하에서, 도 1 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 하드 마스크막(120)을 형성한다(S102).
구체적으로, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 기판(100)은 SOI(silicon on insulator)으로 이루어질 수도 있다.
하드 마스크막(120)은 기판(100)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들어, 하드 마스크막(120)은 실리콘, 메탈계열 또는 카본계열의 물질을 포함할 수 있다. 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 3을 참조하면, 기판(100)과 하드 마스크막(120)을 식각하여 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성한다(S104).
구체적으로, 포토 레지스트 패턴(미도시)을 하드 마스크막(120) 상에 형성하고, 이를 마스크로 이용하여 하드 마스크막(120)을 패터닝(patterning)함으로써, 도 3과 같은 기판(100) 상에 형성된 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성할 수 있다. 복수의 액티브 핀(110)은 제1 액티브 핀(111) 및 상기 제1 액티브 핀(111)과 이웃하는 제2 액티브 핀(113)을 포함할 수 있다. 하드 마스크 패턴(125)은 복수의 액티브 핀(110)의 상면에 접촉하도록 형성될 수 있다.
액티브 핀(110)은 핀 전계 효과 트랜지스터를 제조하는데 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에 따르면, 기판(100) 상의 포토 레지스트 패턴(미도시)을 마스크로 이용하여 하드 마스크 패턴(125)을 형성할 수 있다. 이어서, 하드 마스크 패턴(125)을 마스크로 기판(100)을 식각하여 기판(100)의 상면으로부터 돌출되고 기판(100)과 일체로 형성된 복수의 액티브 핀(110)을 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 기판(100)과 복수의 액티브 핀(110)은 선택 식각비가 다른 물질로 구성될 수 있다.
도 1 및 도 4를 참조하면, 소자분리막(130)을 형성한다(S106). 소자분리막(130)은 복수의 액티브 핀(110)과 하드 마스크 패턴(125)의 측면을 채우도록 형성될 수 있다.
구체적으로, 기판(100) 상에 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 덮도록 소자분리막(130)을 형성할 수 있다. 여기서, 소자분리막(130)은 복수의 액티브 핀(110)을 서로 분리하기 위한 절연 산화막으로 이루어질 수 있다. 절연 산화막은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 5를 참조하면, 소자분리막(130)을 평탄화한다(S108). 구체적으로, 하드 마스크 패턴(125)을 노출시키도록 소자분리막(130)을 평탄화할 수 있다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 1 및 도 6을 참조하면, 마스크 패턴(140)을 형성한다(S110). 마스크 패턴(140)은 하드 마스크 패턴(125) 상에 위치하고, 제1 액티브 핀(111)과 오버랩될 수 있다. 마스크 패턴(140)은 제1 액티브 핀(111)과 완전히 오버랩되고, 제2 액티브 핀(113)과는 오버랩되지 않을 수 있다.
구체적으로, 마스크 패턴(140)은 하나의 액티브 핀(110)과 완전히 오버랩될 수 있다. 마스크 패턴(140)은 제1 액티브 핀(111)을 따라 평행하게 확장되는 복수의 라인 패턴(144) 및 복수의 개구부(142)를 포함할 수 있다. 복수의 라인 패턴(144) 중 어느 하나는, 복수의 액티브 핀(110) 중 어느 하나와 완전히 오버랩될 수 있다. 복수의 개구부(142)는 복수의 라인 패턴(144)과 교대로 배치되며, 복수의 액티브 핀(110) 중 일부를 완전히 노출시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 마스크 패턴(140)은 복수의 액티브 핀(110)과 완전히 오버랩될수 있다.
마스크 패턴(140)의 중심선(C2)은 제1 액티브 핀(111)의 중심선(C1)과 완전히 일치하지 않을 수 있다. 즉, 마스크 패턴(140)의 중심선(C2)과 제1 액티브 핀(111)의 중심선(C1) 사이에는 약간의 편차(α)가 존재할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
도 1 및 도 7을 참조하면, 마스크 패턴(140)을 마스크로 이용하여 제1 트렌치(150)를 형성한다(S120). 제1 트렌치(150)는 소자분리막(130)과 제2 액티브 핀(113)을 에칭하여 형성될 수 있다. 제1 트렌치(150)는 기판(100)의 상면을 노출시킬 수 있다. 제2 액티브 핀(113)은 완전히 에칭되지 않고, 일부만 에칭될 수 있다. 즉, 에칭 후, 제2 액티브 핀(113)의 잔존 부분(115)이 형성될 수 있다.
도 8a 내지 도 8c는 도 7의 제1 영역(300)을 확대한 도면이다.
도 8a를 참조하면, 제1 트렌치(150)는 하드 마스크 패턴(125) 부분까지는 수직하게 형성되다가, 제1 각도(θ1)의 경사를 갖도록 형성될 수 있다. 즉, 소자분리막(130)과 제2 액티브 핀(113)은 특정 기울기를 갖도록 에칭될 수 있고, 액티브 핀(111)의 하부 방향으로 갈수록 노출되는 평면의 면적은 줄어들 수 있다.
제1 각도(θ1)는 제1 액티브 핀(111)의 상단에서 상기 제2 액티브 핀(113; 도6 참조)의 하단 방향으로 경사를 갖도록 형성될 수 있다. 제1 각도(θ1)는 예각 또는 직각이 될 수 있다.
S120 단계에서, 마스크 패턴(140)을 마스크로 하여 수직하게 에칭되지 않고, 제1 각도(θ1)로 에칭되는 경우, 핀 피치(Fin Pitch)가 넓은 경우, 제2 액티브 핀(113)의 잔존 부분(115)이 남지 않을 수 있다. 다만, 최근 핀 전계 효과 트랜지스터에 대한 반도체 장치 제조 공정의 사이즈가 감소함에 따라, 액티브 핀(110) 사이의 핀 피치가 줄어들면서, 에칭 후에 제2 액티브 핀(113)의 잔존 부분(115)이 남을 수 있다. 즉, 제2 마스크 패턴(140)을 마스크로 이용하여 에칭하는 것은, 제1 액티브 핀(111)의 상단에서 제2 액티브 핀(113)의 하단 방향으로 경사를 갖도록 에칭하는 것을 포함하고, 상기 경사는 잔존 부분(115)의 일면을 포함할 수 있다.
잔존 부분(115)은 스파이크(spike)형태로 남아 있을 수 있다. 잔존 부분(115)은 반도체 제품의 결함에 해당하고, 반도체 제품의 성능에 악영향을 미칠 수 있다. 또한, 반도체 제품의 신뢰성을 저하시킬 수 있다.
잔존 부분(115)은 복수의 액티브 핀(110) 간의 핀 피치(FIN pitch)가 40nm이하인 공정에서 발생할 수 있다. 이때, 잔존 부분(115)은 20nm 이하의 크기로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 8b를 참조하면, 등방성 에칭(isotropy etch)을 통하여 상기 잔존 부분(115)을 제거한다(S130). 등방성 에칭은 이방성 에칭 전에 실시될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 이방성 에칭이 등방성 에칭 전에 실시될 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
도 8b을 참조하면, 노출된 기판(100)의 상부면을 등방성 에칭하여 기판(100)의 상부에 둥근 형태의 리세스(recess)를 형성한다. 등방성 에칭　공정을 진행하게 되면, 소자분리막(130) 하부의 기판(100)에 언더컷(under cut)이 형성될 수 있다.
기판(100)과 액티브 핀(110)이 동일한 물질로 구성된 경우, 등방성 에칭은 일정한 깊이로 기판(100) 및 액티브 핀(110)을 식각할 수 있다. 등방성 에칭을 통하여, 제2 액티브 핀(113)의 잔존 부분(115)을 제거할 수 있다. 또한, 노출된 기판(100)의 상부를 식각하여, 제1 트렌치(150)보다 제1 깊이(h1)만큼 깊게 형성된 제2 트렌치(155)를 형성할 수 있다. 제2 트렌치(155)는 LSTI(local Shallow Trench Isolation)가 될 수 있다.
등방성　에칭은 건식　에칭　방법 또는 습식　에칭 방법으로 수행될 수 있다. 건식　에칭은 글로우 방전과 같은 물리적 작용에 기반을 둔 것, 플라즈마　에칭과 같은 화학적 작용에 기반을 둔 것 및 반응성 이온　에칭과 같은 물리적 작용과 화학적 작용의 결합에 기반을 둔 것이 있다.
건식 에칭 방법은 플루오르(F), 염소(Cl), 또는 브롬(Br) 베이스 물질을 사용하여 에칭할 수 있다.
구체적으로, 등방성　에칭　공정은 화학적 건식　에칭(chemical dry etching) 공정으로 진행할 수 있다. 화학적　에칭　공정시 플루오린(fluorine) 계열의 가스, 예컨대 CF4　또는 CHF3　가스가　에칭　에천트로 사용될 수 있다. 이러한 화학적 건식　에칭은　반도체　기판(100) 후면에 바이어스를 인가하지 않은 상태에서 진행되므로, 프로세스 챔버 내부에 주입된 가스는 자유 운동을 하게 되고, 그로 인해 참조부호 A로 나타낸 것과 같은　에칭　프로파일을 형성하게 된다.
예를 들어, 실리콘을 플라즈마 에칭할 경우, 염소(chlorine) 그리고/또는 불소(fluorine)를 포함한 가스들이 주로 사용된다. 상기 플라즈마　에칭에 의한 패턴 형성은 대략 6단계를 거치는데, 첫째 플라즈마 상태에서 반응 종(reactive species)이 생성되고, 둘째 반응 종이　에칭될 물질의 표면으로 확산하고, 셋째 반응 종이　에칭될 물질 표면에서　흡수되고, 넷째 화학반응이 일어나 휘발성 부산물이 생성되고, 다섯째 부산물이 표면으로부터 방출된다. 상기 습식　에칭은 등방　에칭　비율을 양호하게 하기 위해　에칭율이 양호한 습식　에칭　용액을 사용할 수 있다. 그러나, 화학적 건식　에칭에 비해 균일도가 불량할 수 있다.
또한, 건식 에칭 방법은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 ECR 장비를 이용할 수 있다.
등방성 에칭 공정은 습식 에칭 방법이 사용될 수 있다. 습식 에칭 방법은 SC1, NH4OH, KOH, 또는 TMAH 등의 화학물질이 에칭　에천트로 사용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 8c를 참조하면, 등방성 에칭에 이어서, 이방성(anisotropy)　에칭을 통하여 기판(100)의 상단에 제3 트렌치를 형성한다(S140). 이방성　에칭은 건식　에칭 방법이 사용될 수 있다.
이방성 에칭 공정시, 에칭 에천트로서 플루오린(fluorine) 계열의 가스(예를 들어, CF4 또는 CHF3 가스) 또는 아르곤(Ar) 계열의 가스가 사용될 수 있다. 그리고, 등방성 에칭 공정시와는 달리, 이방성 에칭 공정시에는 반도체 기판(100) 후면에 바이어스를 인가하여 통상의 플라즈마　에칭　공정을 실시하게 된다. 그 결과, 프로세스 챔버 내부에 주입된 가스가　반도체　기판(100)측으로 가속되어 제2 깊이(h2)의 제3 트렌치(157)가 형성될 수 있다. 제2 깊이(h2)는 제1 깊이(h1)보다 깊게 형성될 수 있다. 제3 트렌치(157)는 소자분리막(130)을 마스크 하여 아래방향으로 연장되게 식각될 수 있다. 즉, 제2 트렌치 바닥에 노출된 반도체 기판(100)을 이방성 에칭함으로써, 제3 트렌치(157)가 형성될 수 있다.
도 1 및 도 9를 참조하면, 등방성 에칭과 이방성 에칭을 순차적으로 진행하면서, 복수의 액티브 핀(110) 사이에는 남아있던 제2 액티브 핀(113)의 잔존 부분(115)이 식각되고, 기판(100) 상부에는 제3 트렌치(157)가 생성된다. 제3 트렌치(157)는 DTI(Deep Trench Isolation)가 될 수 있다.
도면에 도시하지는 않았으나, 복수의 트렌치의 연장방향과 교차하고, 복수의 트렌치의 측벽과 상부를 덮는 형태의 게이트(미도시)를 형성할 수 있다. 또한, 게이트(마도시)에 의해 노출된 액티브 핀(110)의 양측에 각각, N형 또는 P형의 불순물을 주입하여 소오스 영역과 드레인 영역을 형성할 수 있다. 즉, 액티브 핀(110)은 핀 전계 효과 트랜지스터에 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참조하면, 도 10은 도 7의 제1 영역(300)을 확대하여, 제2 액티브 핀(113)의 잔존 부분(115)을 설명하기 위한 도면이다. 제1 액티브 핀(111)과 제2 액티브 핀(113)은 핀 피치(f)의 간격만큼 이격될 수 있다. 핀 피치(f)는 제1 액티브 핀(111)의 좌측 상단에서부터 제2 액티브 핀(113)의 좌측 상단까지의 거리를 기준으로 측정할 수 있다.
제1 액티브 핀(111)은 아래쪽으로 갈수록 단면적이 넓어지게 형성될 수 있다. 따라서, 제1 액티브 핀(111)은 제2 각도(θf)를 갖도록 형성될 수 있다. 제2 각도(θf)는 제1 액티브 핀(111)의 상면에서부터 제1 액티브 핀(111)의 측면 간의 각도가 될 수 있다. 제2 각도(θf)는 예각이 될 수 있다. 예를 들어, 제2 각도(θf)는 87도(degree)보다 작을 수 있다. 다른 복수의 액티브 핀(110)은 제1 액티브 핀(111)의 형상과 동일하게 형성될 수 있다.
하드 마스크 패턴(125)은 제1 액티브 핀(111)의 상면에 접하도록 형성될 수 있다. 하드 마스크 패턴(125)은 제1 액티브 핀(111)의 상면과 같은 단면적을 갖는 두께(d)로 형성될 수 있다.
소자분리막(130)은 제1 액티브 핀(111)과 하드 마스크 패턴(125)을 덮도록 형성될 수 있다. 소자분리막(130)의 상면은 CMP 공정을 통하여, 하드 마스크 패턴(125)의 상면과 동일평면 상에 있을 수 있다.
마스크 패턴(140)은 소자분리막(130)의 상면 및 하드 마스크 패턴(125)에 접하도록 하드 마스크 패턴(125) 상에 형성될 수 있다. 마스크 패턴(140)은 제1 액티브 핀(111)과 완전히 오버랩될 수 있다. 마스크 패턴(140)은 제1 액티브 핀(111)과 완전히 오버랩되고, 제2 액티브 핀(113)과는 오버랩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 마스크 패턴(140)은 복수의 액티브 핀(110)과 완전히 오버랩될수 있다.
이상적인 마스크 패턴(140)의 중심선(C2)은 제1 액티브 핀(111)의 중심선(C1)과 일치해야 한다. 그러나, 실제 공정 상에서 마스크 패턴(140)의 중심선(C2)은 제1 액티브 핀(111)의 중심선(C1)과 완전히 일치하지 않을 수 있다. 즉, 마스크 패턴(140)의 중심선(C2)과 제1 액티브 핀(111)의 중심선(C1) 사이에는 편차(α)가 존재할 수 있다. 이러한 편차(α)는 전체적인 공정의 사이즈가 감소하면서, 제2 액티브 핀(113)의 잔존 부분(115)과 같은 스파이크를 생성할 수 있다.
마스크 패턴(140)을 마스크로 하여 에칭 시, 소자분리막(130)은 하드 마스크 패턴(125) 과 액티브 핀(110)의 경계부근에서 제3 각도(θox)를 갖도록 형성될 수 있다. 제3 각도(θox)는 제1 액티브 핀(111)의 상면이 포함된 평면에서부터 소자분리막(130)의 측면 간의 각도가 될 수 있다. 제3 각도(θox)는 예각이 될 수 있다. 예를 들어, 제3 각도(θox)는 84도(degree)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 마스크 패턴(140)을 마스크로 하여 에칭 시, 제2 액티브 핀(113)의 잔존 부분(115)이 형성될 수 있다. 잔존 부분(115)은 스파이크 형태로 남아 있을 수 있다.
잔존 부분(115)은 제2 액티브 핀(113)의 좌측 상단의 꼭지점을 원점으로 하는 x-y 좌표계를 이용하여 크기가 정의될 수 있다.
잔존 부분(115)은 기판(100) 상에 돌출되어 형성되고, 삼각형의 형상을 가질 수 있다. 잔존 부분(115) 중에서, 기판(100)으로부터 멀리 떨어진 꼭지점은 (x, y) 좌표를 가질 수 있다. 기판(100)과 인접한 잔존 부분(115)의 좌측 꼭지점은 (xt, yt) 좌표를 가질 수 있다. 기판(100)과 인접한 잔존 부분(115)의 우측 꼭지점은 (xb, yb) 좌표를 가질 수 있다.
본 발명의 몇몇 실시에에 따르면, 잔존 부분(115)의 (x, y) 좌표는 하기 수학식1 및 수학식 2에 의해 계산될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
[수학식 1]
Figure 112015034635528-pat00001
[수학식 2]
Figure 112015034635528-pat00002
상기 식에서, θox는 소자 분리막의 제3 각도이고, θf는 제1 액티브 핀(111)의 제2 각도이고, f는 복수의 액티브 핀(110) 간의 핀 피치이고, r은 마스크 패턴(140)의 너비이고, d는 하드 마스크 패턴(125)의 너비이고, α 는 마스크 패턴(140)의 중심선(C2)과 제1 액티브 핀(111)의 중심선(C1) 사이의 편차이다.
도 11을 참조하면, 도 11은 도 10의 편차(α)에 따른 잔존 부분(115)의 크기를 설명하기 위한 테이블이다. x, y, xt 행은 nm 단위를 의미한다.
테이블은 편차(α)가 1nm씩 증가함에 따라, 잔존 부분(115)이 얼마만큼 증가하는지를 나타낸다. 잔존 부분(115)의 (x, y) 좌표는 상기 수학식1 및 수학식 2에 의해 계산된다. Lateral etch target 행은 제2 액티브 핀(113)의 잔존 부분(115)의 면적(nm^2)을 의미한다. 편차(α)가 커질수록 잔존 부분(115)의 크기는 점점 커지는 것을 테이블을 통해 알 수 있다. 상기 테이블은 하나의 실험예에 해당하며, 본 발명이 이에 한정되는 것은 아니다.
이하에서, 도 12 내지 도 13c를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명하도록 한다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다. 도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12를 참조하면, 기판(100) 상에 하드 마스크막(120)을 형성한다(S202). 이어서, 기판(100)과 하드 마스크막(120)을 식각하여 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성한다(S204). 이어서, 복수의 액티브 핀(110)과 하드 마스크 패턴(125)의 측면을 채우는 소자분리막(130)을 형성한다(S206). 이어서, 소자분리막(130)을 평탄화한다(S208). 이어서, 하드 마스크 패턴(125) 상에 위치하고, 제1 액티브 핀(111)과 오버랩되는 마스크 패턴(140)을 형성한다(S210). 이어서, 마스크 패턴(140)을 마스크로 이용하여 제1 트렌치(150)를 형성한다(S220). 본 발명의 다른 실시예에 따른 202 단계 내지 220 단계는, 본 발명의 일 실시예에 따른 102 단계 내지 120 단계와 실질적으로 동일할 수 있다.
도 13a 내지 도 13c는 도 7의 제1 영역(300)과 실질적으로 동일한 제2 영역(350)을 확대한 도면이다.
도 13a를 참조하면, 제1 트렌치(150)는 하드 마스크 패턴(125) 부분까지는 수직하게 형성되다가, 제1 각도(θ1)의 경사를 갖도록 형성될 수 있다. 즉, 소자분리막(130)과 제2 액티브 핀(113)은 특정 기울기를 갖도록 에칭될 수 있고, 액티브 핀(110)의 하부로 갈수록 노출되는 평면의 면적은 줄어들 수 있다.
제1 각도(θ1)는 제1 액티브 핀(111)의 상단에서 상기 제2 액티브 핀(113)의 하단 방향으로 경사를 갖도록 형성될 수 있다. 제1 각도(θ1)는 예각 또는 직각이 될 수 있다.
도 12 및 도 13b를 참조하면, 이방성 에칭을 통하여 기판(100)의 상단에 제2 트렌치를 형성한다(S230). 이방성　에칭은 건식　에칭 방법이 사용될 수 있다. 이방서 에칭은 도 8c의 이방성 에칭과 실질적으로 동일한 방법으로 수행될 수 있다.
기판(100)은 복수의 액티브 핀(110)과 식각 선택비가 다른 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 기판(100)은 복수의 액티브 핀(110)은 동일한 물질로 구성될 수 있다.
이방성 에칭시, 제2 액티브 핀(113)의 잔존 부분(115)은 식각되지 않고, 기판(100)만 식각될 수 있다. 이방성 에칭시, 기판(100)은 소자분리막(130)과 제2 액티브 핀(113)의 잔존 부분(115)을 마스크로 하여, 제3 깊이(h3)로 아래방향으로 연장되게 식각될 수 있다. 제2 트렌치(165)는 DTI(Deep Trench Isolation)가 될 수 있다.
도 12 및 도 13c를 참조하면, 이방성 에칭에 이이서, 등방성 에칭을 통하여 제2 액티브 핀(113)의 잔존 부분(115)을 제거한다(S240). 등방성 에칭은 이방성 에칭 후에 실시될 수 있다. 등방성　에칭은 건식 에칭 방법 또는 습식 에칭 방법으로 수행될 수 있다. 등방성 에칭은 등방성 에칭은 도 8b를 참조하여 설명한 등방성 에칭과 실질적으로 동일한 방법으로 수행될 수 있다.
기판(100)은 복수의 액티브 핀(110)과 식각 선택비가 다른 물질을 포함할 수 있다. 이 경우, 이방성 에칭시, 제2 액티브 핀(113)의 잔존 부분(115)만 식각되고, 기판(100)은 식각되지 않을 수 있다. 기판(100) 상에 형성되는 제3 트렌치의 제4 깊이(h4)는 제2 트렌치의 제3 깊이(h3)와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 도면에는 나타나지 않았으나, 기판(100)은 복수의 액티브 핀(110)은 동일한 물질로 구성된 경우, 기판(100)과 액티브 핀(110)은 등방성 에칭을 통해 일정한 깊이로 식각될 수 있다. 이 경우, 제4 깊이(h4)는 제3 깊이(h3)보다 깊게 형성될 수 있다.
이하에서, 도 14 내지 도 17을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명하도록 한다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 도시한 순서도이다. 도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14를 참조하면, 기판(100) 상에 하드 마스크막(120)을 형성한다(S302). 이어서, 기판(100)과 하드 마스크막(120)을 식각하여 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성한다(S304). 이어서, 복수의 액티브 핀(110)과 하드 마스크 패턴(125)의 측면을 채우는 소자분리막(130)을 형성한다(S306). 이어서, 소자분리막(130)을 평탄화한다(S308). 본 발명의 또 다른 실시예에 따른 302 단계 내지 308 단계는, 본 발명의 일 실시예에 따른 102 단계 내지 108 단계와 실질적으로 동일할 수 있다.
도 14 및 도 15를 참조하면, 마스크 패턴(170)을 형성한다(S310). 마스크 패턴(170)은 하드 마스크 패턴(125) 및 소자분리막(130) 상에 위치하고, 복수의 액티브 핀(110)과 오버랩될 수 있다. 마스크 패턴(170)은 개구부(172)를 포함할 수 있다.
구체적으로, 마스크 패턴(170)은 복수의 액티브 핀(110) 중에서 일부 액티브 핀(110)과 완전히 오버랩될 수 있다. 마스크 패턴(170)의 개구부(172)는 복수의 하드 마스크 패턴(125)을 노출시킬 수 있다.
도 14 및 도 16을 참조하면, 마스크 패턴(170)을 마스크로 이용하여 제1 트렌치(175)를 형성한다(S320). 제1 트렌치(175)는 개구부(172)에 의해 노출된 액티브 핀(110)과 소자분리막(130)을 에칭하여 형성될 수 있다. 제1 트렌치(175)는 기판(100)의 상면을 노출시킬 수 있다. 노출된 액티브 핀(110)은 완전히 에칭되지 않고, 일부만 에칭될 수 있다. 즉, 에칭 후, 노출된 액티브 핀(110)의 잔존 부분(117)이 형성될 수 있다.
제1 트렌치(175)는 하드 마스크 패턴(125) 부근까지는 수직하게 형성되다가, 하드 마스크 패턴(125) 이하의 영역에서는 제2 각도(θ2)의 경사를 갖도록 형성될 수 있다. 즉, 소자분리막(130)과 노출된 액티브 핀(110)은 제2 각도(θ2)의 기울기를 갖도록 에칭될 수 있다. 제2 각도(θ2)는 예각 또는 직각이 될 수 있다.
노출된 액티브 핀(110)의 잔존 부분(117)은 스파이크 형태로 남아 있을 수 있다. 잔존 부분(117)은 반도체 제품의 결함에 해당하고, 반도체 제품의 성능에 악영향을 미칠 수 있다. 또한, 반도체 제품의 신뢰성을 저하시킬 수 있다.
노출된 액티브 핀(110)의 잔존 부분(117)은 복수의 액티브 핀(110) 간의 핀 피치(FIN pitch)는 40nm이하인 공정에서 발생할 수 있다. 이때, 잔존 부분(117)은 20nm 이하의 크기로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 14 및 도 17을 참조하면, 등방성 에칭을 통하여 노출된 액티브 핀(110)의 잔존 부분(117)을 제거한다(S330). 노출된 기판(100)의 상부면을 등방성 에칭하여 기판(100)의 상부에 둥근 형태의 리세스를 형성할 수 있다. 즉, 등방성 에칭　공정을 진행하게 되면, 소자분리막(130) 하부의 기판(100)에 언더컷이 형성될 수 있다.
등방성 에칭을 통하여, 제2 액티브 핀(113)의 잔존 부분(117)을 제거할 수 있다. 노출된 기판(100)의 상부를 식각하여, 제1 트렌치((175)보다 제5 깊이(h5)만큼 깊게 형성된 제2 트렌치(177)를 형성할 수 있다. 제2 트렌치(177)는 LSTI(local Shallow Trench Isolation)가 될 수 있다.
등방성　에칭은 건식　에칭　방법 또는 습식　에칭 방법으로 수행될 수 있다. 등방성 에칭은 도 8b를 참조하여 설명한 등방성 에칭과 실질적으로 동일한 방법으로 수행될 수 있다.
이하에서, 도 18 내지 도 24를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명하도록 한다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 18 내지 도 24는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다
도 18을 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)을 제공한다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I) 및 제2 영역(II)의 기판(100) 상에는 복수의 액티브 핀(110)과 하드 마스크 패턴(125)이 형성될 수 있다. 소자분리막(130)은 복수의 액티브 핀(110)과 상기 하드 마스크 패턴(125)의 측면을 채우도록 형성되고, 소자분리막(130)의 상면은 하드 마스크 패턴(125)의 상면과 동일 평면을 갖도록 형성될 수 있다.
도 19를 참조하면, 제1 영역(I) 및 제2 영역(II)에 제1 마스크 패턴(240)을 형성한다(S310). 제1 영역(I)의 제1 마스크 패턴(240)은 하드 마스크 패턴(125) 및 소자분리막(130) 상에 위치하고, 하나의 액티브 핀(110)과 완전히 오버랩될 수 있다. 구체적으로, 제1 마스크 패턴(240)은 제1 액티브 핀(111)을 따라 평행하게 확장되는 복수의 라인 패턴(244) 및 복수의 개구부(242)를 포함할 수 있다. 복수의 라인 패턴(244) 중 어느 하나는, 복수의 액티브 핀(110) 중 어느 하나와 완전히 오버랩될 수 있다. 복수의 개구부(242)는 복수의 라인 패턴(244)과 교대로 배치되며, 복수의 액티브 핀(110) 중 일부를 완전히 노출시킬 수 있다.
반면, 제2 영역(II)의 제1 마스크 패턴(240)은 복수의 액티브 핀(110)과 오버랩될 수 있다. 구체적으로, 제1 마스크 패턴(240)은 복수의 액티브 핀(110) 중에서 일부 액티브 핀(110)과 완전히 오버랩될 수 있다. 제1 마스크 패턴(240)의 개구부(272)는 복수의 하드 마스크 패턴(125)을 노출시킬 수 있다.
도 20을 참조하면, 제1 마스크 패턴(240)을 마스크로 이용하여 제1 영역(I)에 제1 트렌치(201)를 형성하고, 제2 영역(II)에 제2 트렌치(211)를 형성한다. 제1 및 제2 트렌치(201, 211)는 제1 마스크 패턴(240)에 의해 노출된 액티브 핀(110)을 에칭하여 형성될 수 있다. 제1 트랜치(201)는 기판(100)의 상면을 노출시킬 수 있다. 노출된 액티브 핀(110)은 완전히 에칭되지 않고, 일부만 에칭될 수 있다. 즉, 에칭 후, 노출된 액티브 핀(110)의 잔존 부분(117)이 형성될 수 있다.
노출된 액티브 핀(110)의 잔존 부분(117)은 스파이크 형태로 남아 있을 수 있다. 잔존 부분(117)은 복수의 액티브 핀(110) 간의 핀 피치(FIN pitch)는 40nm이하인 공정에서 발생할 수 있다.
도 21을 참조하면, 제1 영역(I) 및 제2 영역(II)에 등방성 에칭을 수행한다. 등방성 에칭을 통하여 제1 및 제2 트렌치(201, 211)에 존재하는 액티브 핀(110)의 잔존 부분(117)을 제거한다. 등방성 에칭을 통하여 노출된 기판(100)의 상부에 둥근 형태의 리세스를 형성할 수 있다. 또한, 소자분리막(130) 하부의 기판(100)에 언더컷이 형성될 수 있다.
등방성 에칭을 통하여, 잔존 부분(117)을 제거할 수 있다. 노출된 기판(100)의 상부를 식각하여, 제1 및 제2 트렌치(201, 211)보다 제5 깊이(h5)만큼 깊게 형성된 제3 및 제4 트렌치(203, 213)를 형성할 수 있다. 제4 트렌치(213)는 LSTI(local Shallow Trench Isolation)가 될 수 있다.
등방성　에칭은 건식　에칭　방법 또는 습식　에칭 방법으로 수행될 수 있다. 등방성 에칭은 도 8b를 참조하여 설명한 등방성 에칭과 실질적으로 동일한 방법으로 수행될 수 있다.
도 22를 참조하면, 제2 영역(II) 상에 제2 마스크 패턴(280)을 형성할 수 있다.
구체적으로, 제2 마스크 패턴(280)은 제2 영역(II)만을 덮고, 제1 영역(I)은 노출시킬 수 있다. 제2 마스크 패턴(280)은 등방성 에칭을 한 후, 이방성 에칭을 하기 전에 형성될 수 있다.
도 23을 참조하면, 등방성 에칭에 이어서, 이방성　에칭을 통하여 제1 영역(I)의 기판(100)에 제5 트렌치(205)를 형성한다. 구체적으로, 제1 및 제2 마스크 패턴(240, 280)에 의해 노출되는 영역이 이방성 에칭의 대상이 된다. 제2 마스크 패턴(280)으로 덮인 제2 영역(II)에는 이방성 에칭이 수행되지 않는다.
제1 영역(I)에 등방성 에칭과 이방성 에칭을 순차적으로 진행하면서, 복수의 액티브 핀(110) 사이에는 남아있던 잔존 부분(117)이 식각되고, 기판(100) 상부에는 제5 트렌치(205)가 생성된다. 제5 트렌치(205)는 제6 깊이(h6)로 형성될 수 있다. 제5 트렌치(205)는 DTI(Deep Trench Isolation)가 될 수 있다.
도 24를 참조하면, 제1 및 제2 마스크 패턴(240, 280)을 제거한다. 결론적으로, 제1 영역(I) 및 제2 영역(II)에 존재하던 잔존 부분(117)은 제거될 수 있다. 또한, 제1 영역(I)에는 제6 깊이(h6)의 제5 트렌치(205)가 형성되고, 제2 영역(II)에는 제5 깊이(h5)의 제4 트렌치(213)가 형성될 수 있다.
이하에서, 도 25 내지 도 28을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명하도록 한다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 25 내지 도 28은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다
도 25를 참조하면, 기판(100) 상에 하드 마스크막(120)을 형성하고, 그 위에 희생막 패턴(192)을 형성한다. 희생막 패턴(192)은 이중 패터닝 기술(Double Patterning Technology; 이하, DPT) 공정 또는 스페이서 패터닝 기술(Spacer Patterning Technology; 이하, SPT)　공정에 이용될 수 있다. 희생막 패턴(192)은 DPT 또는 SPT 공정 이후 제거될 수 있다. 희생막 패턴(192)은 Poly Si, Si3N4, SiO2 또는 카본 계열 물질 중 어느 하나를 포함할 수 있다.
이어서, 희생막 패턴(192)의 양측벽에 스페이서(190)를 형성한다. 스페이서(190) 형성시 사용되는 식각 공정은 플라즈마 식각(plasma etch) 장비를 이용한 이방성 건식 식각 공정, 구체적으로 에치백(etch back) 공정으로 실시할 수 있다. 예컨대, 에치백 공정은 높은 식각 선택비를 갖는 Cl2, HBr 또는 이들의 혼합가스를 이용할 수 있다.
도 26을 참조하면, 스페이서(190) 형성 후, 희생막 패턴(192)을 제거한다. 희생막 패턴(192)이 제거되면, 상기 희생막 패턴(192) 하부의 하드 마스크막(120)이 노출된다.
도 27을 참조하면, 기판(100)과 하드 마스크막(120)을 식각하여 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성한다. 구체적으로, 스페이서(190)를 마스크로 이용하여, 도 27과 같은 기판(100) 상에 형성된 복수의 액티브 핀(110)과 하드 마스크 패턴(125)을 형성할 수 있다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 이등방성 식각공정, 예컨대 에치백 공정으로 실시할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 28을 참조하면, 하드 마스크 패턴(125) 상의 스페이서(190)를 제거한다. 이후 과정은 도 4 내지 도 24를 참조하여 설명한 본 발명의 몇몇 실시예와 실질적으로 동일하게 진행될 수 있다. 다만, DPT 또는 SPT 공정을 이용하면 반도체 장치의 집적도를 기존 대비 2배 이상 증가시킬 수 있다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 통해 제조한 반도체 장치를 포함하는 전자 시스템의 블럭도이다.
도 29를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 장치들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30 및 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 통해 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 30는 태블릿 PC이고, 도 31은 노트북을 도시한 것이다. 본 발명의 실시예들에 따라 제조된 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 액티브 핀
125: 하드 마스크 패턴 140: 마스크 패턴

Claims (10)

  1. 기판 상에 서로 인접한 제1 및 제2 하드 마스크 패턴을 형성하고,
    상기 제1 및 제2 하드 마스크 패턴에 의해 노출된 상기 기판을 식각하여 제1 및 제2 액티브 핀을 형성하고,
    상기 제1 및 제2 액티브 핀과 상기 제1 및 제2 하드 마스크 패턴의 측면을 채우는 소자분리막을 형성하고,
    상기 제1 하드 마스크 패턴 상에 위치하고, 상기 제1 액티브 핀과 오버랩되는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 마스크로 하여 상기 소자분리막의 일부와 상기 제2 액티브 핀의 일부를 에칭하여 제1 트렌치를 형성하고,
    등방성 에칭을 수행하여 상기 제2 액티브 핀의 잔존 부분을 제거하고,
    이방성 에칭을 수행하여 상기 기판에 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 등방성 에칭은 상기 이방성 에칭 전에 실시되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 이방성 에칭은 상기 등방성 에칭 전에 실시하고,
    상기 기판은 상기 제1 및 제2 액티브 핀과 식각 선택비가 다른 물질을 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 등방성 에칭은 건식 에칭 방법 또는 습식 에칭 방법으로 수행되는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 건식 에칭 방법은 플루오르(F), 염소(Cl), 또는 브롬(Br) 베이스 물질을 사용하여 수행되는 반도체 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 건식 에칭 방법은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 ECR 장비를 이용하는 반도체 장치의 제조 방법.
  7. 제 4항에 있어서,
    상기 습식 에칭 방법은 SC1, NH4OH, KOH, 또는 TMAH의 화학물질을 사용하여 수행되는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제2 액티브 핀의 일부를 에칭하는 것은,
    상기 제1 액티브 핀의 상단에서 상기 제2 액티브 핀의 하단 방향으로 경사를 갖도록 에칭하는 것을 포함하고,
    상기 경사는 상기 잔존 부분의 일면을 포함하는 반도체 장치의 제조 방법.
  9. 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 액티브 핀을 형성하되,
    상기 복수의 액티브 핀 각각의 상면에 접하는 하드 마스크 패턴을 형성하고,
    상기 복수의 액티브 핀과 상기 하드 마스크 패턴의 측면을 채우는 소자분리막을 형성하고,
    상기 하드 마스크 패턴 상에 위치하고, 상기 복수의 액티브 핀의 일부와 오버랩되는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 마스크로 하여 상기 복수의 액티브 핀의 일부를 에칭하여 제1 트렌치 및 상기 제1 트렌치와 다른 제2 트렌치를 형성하되, 상기 제1 트렌치 및 상기 제2 트렌치는 각각 상기 제1 영역 및 제 2 영역에 형성되고,
    등방성 에칭을 통하여 상기 제1 영역 및 상기 제2 영역에 존재하는 상기 복수의 액티브 핀의 잔존 부분을 제거하고,
    상기 제2 영역을 전부 덮는 제2 마스크 패턴을 형성하고,
    이방성 에칭을 통하여 상기 상기 제1 및 제2 마스크 패턴에 의해 노출되는 영역에 제3 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 마스크 패턴은 상기 등방성 에칭을 한 후, 상기 이방성 에칭을 하기 전에 형성되고,
    상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 깊게 형성되는 반도체 장치의 제조 방법.
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