KR20210110086A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 게이트 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 채널막; 상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및 상기 채널막과 연결되는 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는, 상기 채널막과 쇼트키 접합되는 탄소막; 상기 탄소막과 이격되는 선택 게이트; 및 상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 장치는 게이트 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 채널막; 상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및 상기 채널막과 연결되는 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는, 상기 채널막과 쇼트키 접합되는 탄소막; 상기 탄소막과 이격되는 선택 게이트; 및 상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함할 수 있다.
본 발명에 따른 반도체 장치는 게이트 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체와 이격되는 소스막; 상기 적층체를 관통하는 채널막; 상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및 상기 적층체와 상기 소스막 사이의 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는, 상기 소스막 및 상기 채널막에 접하는 탄소막; 상기 탄소막과 이격되는 선택 게이트; 및 상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함할 수 있다.
본 발명에 따른 반도체 장치는 게이트 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체와 이격되는 도전체; 상기 적층체를 관통하는 채널막; 상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및 상기 적층체와 상기 도전체 사이의 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는, 상기 도전체 및 상기 채널막에 접하는 탄소막; 상기 탄소막과 이격되는 선택 게이트; 및 상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 제1 예비 선택 트랜지스터를 형성하는 단계; 상기 제1 예비 선택 트랜지스터를 관통하는 제1 탄소막을 형성하는 단계; 상기 제1 예비 선택 트랜지스터 상에 적층체를 형성하는 단계; 및 상기 적층체를 관통하고, 상기 제1 탄소막과 쇼트키 접합되는 채널막을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터의 채널을 탄소막으로 구성할 수 있다. 이에 따라, 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터의 채널의 스위칭 속도가 향상될 수 있고, 반도체 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 1c는 도 1a의 B영역의 확대도이다.
도 2a 및 2b는 도 1a 내지 1c의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 에너지 밴드 다이어그램들이다.
도 3은 일반적인 반도체 장치와 도 1a 내지 1c의 실시예에 따른 반도체 장치의 소거 동작을 비교하기 위한 도면이다.
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 5a 및 5b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 7a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 7b는 도 7a의 C영역의 확대도이다.
도 8a 내지 8g는 도 7a 및 7b의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다. 도 1c는 도 1a의 B영역의 확대도이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 소스막(SL)을 포함할 수 있다.
소스막(SL)은 반도체 장치의 소스 라인으로 사용될 수 있다. 소스막(SL)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 수직할 수 있다. 소스막(SL)은 반도체 물질을 포함할 수 있다. 일 예로, 소스막(SL)은 폴리 실리콘을 포함할 수 있다.
소스막(SL) 상에 제1 선택 트랜지스터(SET1)가 제공될 수 있다. 제1 선택 트랜지스터(SET1)는 스위칭 소자일 수 있다. 제1 선택 트랜지스터(SET1)는 스위칭 동작을 통해 후술하는 채널막(CL)과 소스막(SL)을 전기적으로 연결 또는 차단할 수 있다. 제1 선택 트랜지스터(SET1)는 소스 선택 트랜지스터로 사용될 수 있다.
제1 선택 트랜지스터(SET1) 상에 적층체(STS)가 제공될 수 있다. 적층체(STS)는 제3 방향(D3)으로 교대로 적층된 게이트 패턴들(GP) 및 절연 패턴들(IP)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 수직할 수 있다. 적층체(STS)의 최하부 절연 패턴(IP)이 제1 선택 트랜지스터(SET1)와 접할 수 있다. 적층체(STS)는 소스막(SL)과 이격될 수 있다. 적층체(STS)와 소스막(SL) 사이에 제1 선택 트랜지스터(SET1)가 제공될 수 있다.
절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다.
게이트 패턴(GP)은 게이트 도전막을 포함할 수 있다. 일 예로, 상기 게이트 도전막은 도프트 실리콘막, 금속 실리사이드막 및 금속 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속은 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 상기 게이트 도전막은 반도체 장치의 메모리 셀에 연결되는 워드 라인으로 사용될 수 있다. 게이트 패턴(GP)은 상기 게이트 도전막을 둘러싸는 배리어막을 더 포함할 수 있다. 일 예로, 상기 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
적층체(STS) 상에 제2 선택 트랜지스터(SET2)가 제공될 수 있다. 제2 선택 트랜지스터(SET2)는 스위칭 소자일 수 있다. 제2 선택 트랜지스터(SET2)는 스위칭 동작을 통해 후술하는 채널막(CL)과 도전체(CB)를 전기적으로 연결 또는 차단할 수 있다. 제2 선택 트랜지스터(SET2)는 드레인 선택 트랜지스터로 사용될 수 있다. 적층체(STS)의 최상부 절연 패턴(IP)이 제2 선택 트랜지스터(SET2)와 접할 수 있다.
적층체(STS), 제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 관통하는 채널 구조체(CS)가 제공될 수 있다. 채널 구조체(CS)는 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 필링막(FI) 및 필링막(FI)의 외측벽을 둘러싸는 채널막(CL)을 포함할 수 있다.
필링막(FI)은 적층체(STS), 제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 관통할 수 있다. 필링막(FI)은 제3 방향(D3)으로 연장할 수 있다. 필링막(FI)은 소스막(SL)에 접할 수 있다. 필링막(FI)은 후술하는 도전체(CB)에 접할 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다.
채널막(CL)은 적층체(STS)를 관통할 수 있다. 채널막(CL)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 제1 선택 트랜지스터(SET1)에 연결될 수 있다. 채널막(CL)은 제2 선택 트랜지스터(SET2)에 연결될 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
적층체(STS)를 관통하는 메모리막(ML)이 제공될 수 있다. 메모리막(ML)은 채널 구조체(CS)의 외측벽을 둘러쌀 수 있다. 메모리막(ML)은 채널막(CL)을 둘러쌀 수 있다. 메모리막(ML)은 제3 방향(D3)으로 연장할 수 있다. 메모리막(ML)은 채널 구조체(CS)와 적층체(STS) 사이에 배치될 수 있다.
메모리막(ML)은 채널막(CL)의 외측벽을 둘러싸는 터널 절연막(TL), 터널 절연막(TL)의 외측벽을 둘러싸는 데이터 저장막(DL) 및 데이터 저장막(DL)의 외측벽을 둘러싸는 블로킹막(BKL)을 포함할 수 있다. 터널 절연막(TL), 데이터 저장막(DL) 및 블로킹막(BKL)은 제3 방향(D3)으로 연장할 수 있다.
터널 절연막(TL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막(TL)은 산화물을 포함할 수 있다. 일 예로, 데이터 저장막(DL)은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 데이터 저장막(DL)이 포함하는 물질은 질화물에 한정되지 않고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 예로, 데이터 저장막(DL)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막(BKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막(BKL)은 산화물을 포함할 수 있다. 일 예로, 블로킹막(BKL)의 두께는 터널 절연막(TL)의 두께보다 클 수 있다.
제2 선택 트랜지스터(SET2) 상에 절연막(IL)이 제공될 수 있다. 절연막(IL)은 절연 물질을 포함할 수 있다. 일 예로, 절연막(IL)은 산화물을 포함할 수 있다.
절연막(IL) 내에 도전체(CB)가 제공될 수 있다. 일 예로, 도전체(CB)는 반도체 장치의 비트 라인으로 사용될 수 있다. 다른 예로, 도전체(CB)는 반도체 장치의 비트 라인에 전기적으로 연결되는 도전 라인으로 사용될 수 있다. 도전체(CB)는 도전 물질을 포함할 수 있다. 일 예로, 도전체(CB)는 구리, 텅스텐 또는 알루미늄을 포함할 수 있다. 도전체(CB)는 적층체(STS)와 이격될 수 있다. 도전체(CB)와 적층체(STS) 사이에 제2 선택 트랜지스터(SET2)가 제공될 수 있다.
도 1b를 참조하면, 제1 선택 트랜지스터(SET1)는 제1 선택 게이트(SG1), 제1 게이트 절연막(GI1) 및 제1 탄소막(CAL1)을 포함할 수 있다.
제1 탄소막(CAL1)은 채널 구조체(CS)의 필링막(FI)의 최하부의 외측벽을 둘러쌀 수 있다. 제1 탄소막(CAL1)의 내측벽(CAL1_IS)은 채널 구조체(CS)의 필링막(FI)의 최하부의 외측벽에 접할 수 있다. 제1 탄소막(CAL1)의 상면(CAL1_T)은 채널 구조체(CS)의 채널막(CL)의 하면(CL_B)에 접할 수 있다. 제1 탄소막(CAL1)의 하면(CAL1_B)은 소스막(SL)의 상면(SL_T)에 접할 수 있다.
제1 탄소막(CAL1)은 소스막(SL)과 채널막(CL) 사이에 배치될 수 있다. 제1 탄소막(CAL1)은 소스막(SL)과 채널막(CL)을 서로 연결할 수 있다. 제1 탄소막(CAL1)은 소스막(SL) 및 채널막(CL)과 접할 수 있다.
제1 탄소막(CAL1)은 적어도 하나의 단층 탄소막(carbon monolayer, CML)을 포함할 수 있다. 일 예로, 제1 탄소막(CAL1)은 1개 내지 10개의 단층 탄소막(CML)을 포함할 수 있다. 도 1b에서는 제1 탄소막(CAL1)이 6개의 단층 탄소막들(CML)을 포함하는 것으로 도시되었지만, 제1 탄소막(CAL1)의 단층 탄소막(CML)의 개수는 도 1b에 도시된 것에 한정되지 않을 수 있다. 상기 단층 탄소막(CML)은 2차원적 층상 구조(layer structure)를 가질 수 있다. 일 예로, 상기 단층 탄소막(CML)은 단층 그래핀(graphene)일 수 있다. 상기 단층 탄소막(CML)은 제3 방향(D3)으로 연장할 수 있다. 상기 단층 탄소막들(CML)은 제1 방향(D1)으로 중첩될 수 있다.
제1 탄소막(CAL1)이 복수개의 단층 탄소막들(CML)을 포함하는 경우, 바깥쪽의 단층 탄소막(CML)은 안쪽의 단층 탄소막(CML)을 둘러쌀 수 있다. 일 예로, 제1 탄소막(CAL1)은 ALD 공정 또는 CVD 공정에 의해 형성될 수 있다. 일 예로, 제1 탄소막(CAL1)의 제1 방향(D1)으로의 폭은 10nm 내지 20nm일 수 있다.
제1 게이트 절연막(GI1)은 제1 탄소막(CAL1)을 둘러쌀 수 있다. 제1 게이트 절연막(GI1)은 제1 탄소막(CAL1)의 외측벽에 접할 수 있다. 제1 게이트 절연막(GI1)은 소스막(SL)의 상면(SL_T), 채널막(CL)의 하면(CL_B), 메모리막(ML)의 하면에 접할 수 있다. 제1 게이트 절연막(GI1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 게이트 절연막(GI1)은 산화물을 포함할 수 있다.
제1 선택 게이트(SG1)는 제1 게이트 절연막(GI1)에 의해 둘러싸일 수 있다. 제1 선택 게이트(SG1)는 제1 게이트 절연막(GI1) 내에 제공될 수 있다. 제1 선택 게이트(SG1)는 제1 탄소막(CAL1), 소스막(SL), 채널막(CL) 및 메모리막(ML)과 이격될 수 있다. 제1 선택 게이트(SG1)와 제1 탄소막(CAL1) 사이에 제1 게이트 절연막(GI1)이 제공될 수 있다. 제1 선택 게이트(SG1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 선택 게이트(SG1)는 도핑된 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다.
채널막(CL)은 제1 선택 트랜지스터(SET1)의 제1 탄소막(CAL1)과 접하는 제1 도핑 영역(DPR1)을 포함할 수 있다. 제1 도핑 영역(DPR1)에는 도펀트(dopant)가 도핑될 수 있다. 일 예로, 제1 도핑 영역(DPR1)에는 n형 도펀트가 도핑될 수 있다.
도 1c를 참조하면, 제2 선택 트랜지스터(SET2)는 제2 선택 게이트(SG2), 제2 게이트 절연막(GI2) 및 제2 탄소막(CAL2)을 포함할 수 있다.
제2 탄소막(CAL2)은 채널 구조체(CS)의 필링막(FI)의 최상부의 외측벽을 둘러쌀 수 있다. 제2 탄소막(CAL2)의 내측벽(CAL2_IS)은 채널 구조체(CS)의 필링막(FI)의 최상부의 외측벽에 접할 수 있다. 제2 탄소막(CAL2)의 상면(CAL2_T)은 도전체(CB)의 하면에 접할 수 있다. 제2 탄소막(CAL2)의 하면(CAL2_B)은 채널 구조체(CS)의 채널막(CL)의 상면(CL_T)에 접할 수 있다.
제2 탄소막(CAL2)은 도전체(CB)와 채널막(CL) 사이에 배치될 수 있다. 제2 탄소막(CAL2)은 도전체(CB)와 채널막(CL)을 서로 연결할 수 있다. 제2 탄소막(CAL2)은 도전체(CB) 및 채널막(CL)과 접할 수 있다.
제2 탄소막(CAL2)은 적어도 하나의 단층 탄소막(carbon monolayer, CML)을 포함할 수 있다. 일 예로, 제2 탄소막(CAL2)은 1개 내지 10개의 단층 탄소막(CML)을 포함할 수 있다. 도 1c에서는 제2 탄소막(CAL2)이 6개의 단층 탄소막들(CML)을 포함하는 것으로 도시되었지만, 제2 탄소막(CAL2)의 단층 탄소막(CML)의 개수는 도 1c에 도시된 것에 한정되지 않을 수 있다. 상기 단층 탄소막(CML)은 2차원적 층상 구조(layer structure)를 가질 수 있다. 일 예로, 상기 단층 탄소막(CML)은 단층 그래핀(graphene)일 수 있다. 상기 단층 탄소막(CML)은 제3 방향(D3)으로 연장할 수 있다. 상기 단층 탄소막들(CML)은 제1 방향(D1)으로 중첩될 수 있다.
제2 탄소막(CAL2)이 복수개의 단층 탄소막들(CML)을 포함하는 경우, 바깥쪽의 단층 탄소막(CML)은 안쪽의 단층 탄소막(CML)을 둘러쌀 수 있다. 일 예로, 제2 탄소막(CAL2)은 ALD 공정 또는 CVD 공정에 의해 형성될 수 있다. 일 예로, 제2 탄소막(CAL2)의 제1 방향(D1)으로의 폭은 10nm 내지 20nm일 수 있다.
제2 게이트 절연막(GI2)은 제2 탄소막(CAL2)을 둘러쌀 수 있다. 제2 게이트 절연막(GI2)은 제2 탄소막(CAL2)의 외측벽에 접할 수 있다. 제2 게이트 절연막(GI2)은 도전체(CB)의 하면, 채널막(CL)의 상면(CL_T), 메모리막(ML)의 상면에 접할 수 있다. 제2 게이트 절연막(GI2)은 절연 물질을 포함할 수 있다. 일 예로, 제2 게이트 절연막(GI2)은 산화물을 포함할 수 있다.
제2 선택 게이트(SG2)는 제2 게이트 절연막(GI2)에 의해 둘러싸일 수 있다. 제2 선택 게이트(SG2)는 제2 게이트 절연막(GI2) 내에 제공될 수 있다. 제2 선택 게이트(SG2)는 제2 탄소막(CAL2), 도전체(CB), 채널막(CL) 및 메모리막(ML)과 이격될 수 있다. 제2 선택 게이트(SG2)와 제2 탄소막(CAL2) 사이에 제2 게이트 절연막(GI2)이 제공될 수 있다. 제2 선택 게이트(SG2)는 도전 물질을 포함할 수 있다. 일 예로, 제2 선택 게이트(SG2)는 도핑된 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다.
채널막(CL)은 제2 선택 트랜지스터(SET2)의 제2 탄소막(CAL2)과 접하는 제2 도핑 영역(DPR2)을 포함할 수 있다. 제2 도핑 영역(DPR2)에는 도펀트가 도핑될 수 있다. 일 예로, 제2 도핑 영역(DPR2)에는 n형 도펀트가 도핑될 수 있다.
채널막(CL)과 제1 선택 트랜지스터(SET1)의 제1 탄소막(CAL1)은 쇼트키 접합될 수 있다. 채널막(CL)과 제2 선택 트랜지스터(SET2)의 제2 탄소막(CAL2)은 쇼트키 접합될 수 있다.
도 2a 및 2b는 도 1a 내지 1c의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 에너지 밴드 다이어그램들이다.
이하의 도 2a 및 2b에 대한 설명에서, 도 1a 내지 1c의 실시예에 따른 제1 탄소막(CAL1), 제1 선택 게이트(SG1) 및 채널막(CL)의 동작을 예시적으로 설명한다. 도 1a 내지 1c의 실시예 따른 제2 탄소막(CAL2), 제2 선택 게이트(SG2) 및 채널막(CL)의 동작은, 도 2a 및 2b에서 설명하는 제1 탄소막(CAL1), 제1 선택 게이트(SG1) 및 채널막(CL)의 동작과 유사할 수 있다.
도 2a는 제1 선택 게이트(SG1)에 양전압인 턴 오프 전압(Voff)이 인가되고, 채널막(CL)과 제1 탄소막(CAL1) 사이에 제1 전압(V1)이 인가되는 상태에서, 제1 탄소막(CAL1) 및 채널막(CL)의 에너지 밴드 다이어그램을 나타낸다. 도 2b는 제1 선택 게이트(SG1)에 턴 온 전압(Von)전압이 인가되고, 채널막(CL)과 제1 탄소막(CAL1) 사이에 제1 전압(V1)이 인가되는 상태에서, 제1 탄소막(CAL1) 및 채널막(CL)의 에너지 밴드 다이어그램을 나타낸다.
도 2a를 참조하면, 제1 탄소막(CAL1)과 채널막(CL)은 쇼트키 접합될 수 있다. 제1 탄소막(CAL1)과 채널막(CL)이 쇼트키 접합됨에 따라, 제1 탄소막(CAL1)과 채널막(CL) 사이에 쇼트키 장벽이 형성될 수 있다.
제1 선택 게이트(SG1)에 양전압인 턴 오프 전압(Voff)이 인가될 수 있다. 제1 선택 게이트(SG1)에 턴 오프 전압(Voff)이 인가됨에 따라, 제1 탄소막(CAL1)과 채널막(CL) 사이에 제1 쇼트키 장벽(SBR1)이 형성될 수 있다. 턴 오프 전압(Voff)의 크기는 상대적으로 작을 수 있고, 제1 쇼트키 장벽(SBR1)은 상대적으로 클 수 있다.
제1 쇼트키 장벽(SBR1)이 형성된 상태에서 채널막(CL)과 제1 탄소막(CAL1) 사이에 제1 전압(V1)이 인가되면, 제1 쇼트키 장벽(SBR1)에 의해 전류가 흐르지 못할 수 있다. 제1 전압(V1)은 제1 탄소막(CAL1)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압일 수 있다. 제1 탄소막(CAL1)과 채널막(CL) 사이의 제1 쇼트키 장벽(SBR1)에 의해, 제4 방향(D4, 도 1a 내지 1c 참조)으로의 전류의 흐름이 차단될 수 있다. 다시 말하면, 채널막(CL)에서 제1 탄소막(CAL1)으로 전류가 흐르지 못할 수 있다. 상기 제4 방향(D4)은 제3 방향(D3)의 반대 방향일 수 있다.
도 2b를 참조하면, 제1 선택 게이트(SG1)에 양전압인 턴 온 전압(Von)이 인가될 수 있다. 턴 온 전압(Von)의 크기는 상대적으로 클 수 있다. 턴 온 전압(Von)의 크기는 턴 오프 전압(Voff)의 크기보다 클 수 있다. 제1 선택 게이트(SG1)에 턴 온 전압(Von)이 인가됨에 따라, 제1 탄소막(CAL1)과 채널막(CL) 사이에 제2 쇼트키 장벽(SBR2)이 형성될 수 있다. 제2 쇼트키 장벽(SBR2)은 상대적으로 작을 수 있다. 제2 쇼트키 장벽(SBR2)은 제1 쇼트키 장벽(SBR1)보다 작을 수 있다.
제2 쇼트키 장벽(SBR2)이 형성된 상태에서 채널막(CL)과 제1 탄소막(CAL1) 사이에 제1 전압(V1)이 인가되면, 제2 쇼트키 장벽(SBR2)을 넘어 전류가 흐를 수 있다. 제2 쇼트키 장벽(SBR2)은 제1 쇼트키 장벽(SBR1)보다 작으므로, 도 2a에서 설명한 것과 동일한 제1 전압(V1)을 인가하더라도 전류가 제4 방향(D4)으로 흐를 수 있다. 다시 말하면, 채널막(CL)에서 제1 탄소막(CAL1)으로 전류가 흐를 수 있다.
위에서 설명한 대로, 제1 선택 게이트(SG1)에 인가되는 전압을 턴 오프 전압(Voff) 또는 턴 온 전압(Von)으로 제어하여, 제1 탄소막(CAL1) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제4 방향(D4)으로 전류가 흐르도록 제1 선택 트랜지스터(SET1)를 제어할 수 있고, 제4 방향(D4)으로 전류가 흐르지 않도록 제1 선택 트랜지스터(SET1)를 제어할 수 있다.
위에서 설명한 제1 선택 트랜지스터(SET1) 및 채널막(CL)의 동작과 유사하게, 제2 선택 트랜지스터(SET2) 및 채널막(CL)이 동작할 수 있다.
제2 탄소막(CAL2)과 채널막(CL)은 쇼트키 접합될 수 있다. 제2 선택 게이트(SG2)에 인가되는 전압을 제어하여, 제2 탄소막(CAL2) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있다. 제2 탄소막(CAL2)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압이 인가될 때, 제2 탄소막(CAL2) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어하여, 제2 탄소막(CAL2) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제3 방향(D3)으로 전류가 흐르도록 제2 선택 트랜지스터(SET2)를 제어할 수 있고, 제3 방향(D3)으로 전류가 흐르지 않도록 제2 선택 트랜지스터(SET2)를 제어할 수 있다.
제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 제어하여, 도전체(CB) 및 소스막(SL) 사이의 전류의 흐름을 제어할 수 있다.
위에서 설명한 대로, 본 실시예에 따른 반도체 장치는, 제1 및 제2 선택 트랜지스터들(SET1, SET2)의 제1 및 제2 탄소막들(CAL1, CAL2)을 스위칭이 가능한 채널로 사용할 수 있다. 이에 따라, 제1 및 제2 선택 트랜지스터들(SET1, SET2)의 채널의 스위칭 속도가 향상될 수 있다.
도 3은 일반적인 반도체 장치와 도 1a 내지 1c의 실시예에 따른 반도체 장치의 소거 동작을 비교하기 위한 도면이다.
도 3을 참조하면, 일반적인 반도체 장치(a)의 경우, 제1 시간(t1) 동안 전압을 상승시키면서 GIDL을 형성할 수 있다. 도 1a 내지 1c의 실시예에 따른 반도체 장치(b)의 경우, 제1 시간(t1)보다 짧은 제2 시간(t2) 동안 전압을 상승시키면서 GIDL을 형성할 수 있다.
위와 같이, 도 1a 내지 1c의 실시예에 따른 반도체 장치는 탄소막을 선택 트랜지스터의 채널로 사용함으로써, 채널의 스위칭 속도가 향상될 수 있고, GIDL형성을 위한 시간이 단축될 수 있다.
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 4a 및 4b의 실시예에 따른 반도체 장치는, 아래에서 설명하는 것을 제외하면 도 1a 내지 1c의 실시예에 따른 반도체 장치와 유사할 수 있다.
도 4a 및 4b를 참조하면, 본 실시예에 따른 반도체 장치는 채널막(CL)이 도핑 영역을 포함하지 않을 수 있다. 일 예로, 제1 탄소막(CAL1) 및 제2 탄소막(CAL2)과 접하는 채널막(CL)의 부분들은 진성 반도체 물질로 구성될 수 있다.
채널막(CL)과 제1 탄소막(CAL1)은 쇼트키 접합될 수 있다. 채널막(CL)과 제2 탄소막(CAL2)은 쇼트키 접합될 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 게이트(SG1)에 인가되는 전압을 제어하여 제1 탄소막(CAL1) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있고, 제2 선택 게이트(SG2)에 인가되는 전압을 제어하여 제2 탄소막(CAL2) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있다.
제1 탄소막(CAL1)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압이 인가될 때, 제1 탄소막(CAL1) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어하여, 제1 탄소막(CAL1) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제4 방향(D4)으로 전류가 흐르도록 제1 선택 트랜지스터(SET1)를 제어할 수 있고, 제4 방향(D4)으로 전류가 흐르지 않도록 제1 선택 트랜지스터(SET1)를 제어할 수 있다.
제2 탄소막(CAL2)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압이 인가될 때, 제2 탄소막(CAL2) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어하여, 제2 탄소막(CAL2) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제3 방향(D3)으로 전류가 흐르도록 제2 선택 트랜지스터(SET2)를 제어할 수 있고, 제3 방향(D3)으로 전류가 흐르지 않도록 제2 선택 트랜지스터(SET2)를 제어할 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 제어하여, 도전체(CB) 및 소스막(SL) 사이의 전류의 흐름을 제어할 수 있다.
도 5a 및 5b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 5a 및 5b의 실시예에 따른 반도체 장치는, 아래에서 설명하는 것을 제외하면 도 1a 내지 1c의 실시예에 따른 반도체 장치와 유사할 수 있다.
도 5a 및 5b를 참조하면, 제1 선택 트랜지스터(SET1)는 제3 탄소막(CAL3)을 더 포함할 수 있고, 제2 선택 트랜지스터(SET2)는 제4 탄소막(CAL4)을 더 포함할 수 있다.
제3 탄소막(CAL3)은 적어도 하나의 단층 탄소막(CML)을 포함할 수 있다. 일 예로, 제3 탄소막(CAL3)은 1개 내지 10개의 단층 탄소막(CML)을 포함할 수 있다. 도 5a에서는 제3 탄소막(CAL3)이 6개의 단층 탄소막들(CML)을 포함하는 것으로 도시되었지만, 제3 탄소막(CAL3)의 단층 탄소막(CML)의 개수는 도 5a에 도시된 것에 한정되지 않을 수 있다. 상기 단층 탄소막(CML)은 2차원적 층상 구조(layer structure)를 가질 수 있다. 일 예로, 상기 단층 탄소막(CML)은 단층 그래핀(graphene)일 수 있다. 제3 탄소막(CAL3)의 단층 탄소막(CML)은 제1 방향(D1)으로 연장할 수 있다. 제3 탄소막(CAL3)의 단층 탄소막들(CML)은 제3 방향(D3)으로 중첩될 수 있다.
제3 탄소막(CAL3)은 필링막(FI) 및 메모리막(ML) 사이에 제공될 수 있다. 제3 탄소막(CAL3)은 제1 탄소막(CAL1) 및 채널막(CL) 사이에 제공될 수 있다. 제3 탄소막(CAL3)은 제1 탄소막(CAL1) 및 채널막(CL)과 접할 수 있다.
채널막(CL) 및 제3 탄소막(CAL3)의 폭은 동일할 수 있다. 일 예로, 채널막(CL) 및 제3 탄소막(CAL3)의 제1 방향(D1)으로의 폭은 동일할 수 있다. 채널막(CL) 및 제3 탄소막(CAL3)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있다.
제1 탄소막(CAL1)의 폭은 채널막(CL) 및 제3 탄소막(CAL3)의 폭보다 작을 수 있다. 일 예로, 제1 탄소막(CAL1)의 제1 방향(D1)으로의 폭은 채널막(CL) 및 제3 탄소막(CAL3)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 제1 탄소막(CAL1)의 제1 방향(D1)으로의 폭이 제2 폭(W2)으로 정의될 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 작을 수 있다.
채널막(CL)의 제1 도핑 영역(DPR1)은 제3 탄소막(CAL3)과 접할 수 있다.
제4 탄소막(CAL4)은 적어도 하나의 단층 탄소막(CML)을 포함할 수 있다. 일 예로, 제4 탄소막(CAL4)은 1개 내지 10개의 단층 탄소막(CML)을 포함할 수 있다. 도 5b에서는 제4 탄소막(CAL4)이 6개의 단층 탄소막들(CML)을 포함하는 것으로 도시되었지만, 제4 탄소막(CAL4)의 단층 탄소막(CML)의 개수는 도 5b에 도시된 것에 한정되지 않을 수 있다. 상기 단층 탄소막(CML)은 2차원적 층상 구조(layer structure)를 가질 수 있다. 일 예로, 상기 단층 탄소막(CML)은 단층 그래핀(graphene)일 수 있다. 제4 탄소막(CAL4)의 단층 탄소막(CML)은 제1 방향(D1)으로 연장할 수 있다. 제4 탄소막(CAL4)의 단층 탄소막들(CML)은 제3 방향(D3)으로 중첩될 수 있다.
제4 탄소막(CAL4)은 필링막(FI) 및 메모리막(ML) 사이에 제공될 수 있다. 제4 탄소막(CAL4)은 제2 탄소막(CAL2) 및 채널막(CL) 사이에 제공될 수 있다. 제4 탄소막(CAL4)은 제2 탄소막(CAL2) 및 채널막(CL)과 접할 수 있다.
채널막(CL) 및 제4 탄소막(CAL4)의 폭은 동일할 수 있다. 일 예로, 채널막(CL) 및 제4 탄소막(CAL4)의 제1 방향(D1)으로의 폭은 동일할 수 있다. 제4 탄소막(CAL4)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있다.
제2 탄소막(CAL2)의 폭은 채널막(CL) 및 제4 탄소막(CAL4)의 폭보다 작을 수 있다. 일 예로, 제2 탄소막(CAL2)의 제1 방향(D1)으로의 폭은 채널막(CL) 및 제4 탄소막(CAL4)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 제2 탄소막(CAL2)의 제1 방향(D1)으로의 폭이 제3 폭(W3)으로 정의될 수 있다. 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 작을 수 있다.
채널막(CL)의 제2 도핑 영역(DPR2)은 제4 탄소막(CAL4)과 접할 수 있다.
채널막(CL)과 제3 탄소막(CAL3)은 쇼트키 접합될 수 있다. 채널막(CL)과 제4 탄소막(CAL4)은 쇼트키 접합될 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 게이트(SG1)에 인가되는 전압을 제어하여 제3 탄소막(CAL3) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있고, 제2 선택 게이트(SG2)에 인가되는 전압을 제어하여 제4 탄소막(CAL4) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있다.
제3 탄소막(CAL3)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압이 인가될 때, 제3 탄소막(CAL3) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어하여, 제3 탄소막(CAL3) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제4 방향(D4)으로 전류가 흐르도록 제1 선택 트랜지스터(SET1)를 제어할 수 있고, 제4 방향(D4)으로 전류가 흐르지 않도록 제1 선택 트랜지스터(SET1)를 제어할 수 있다.
제4 탄소막(CAL4)과 채널막(CL)의 쇼트키 접합에 대한 역방향 전압이 인가될 때, 제4 탄소막(CAL4) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어하여, 제4 탄소막(CAL4) 및 채널막(CL) 사이의 전류의 흐름을 제어할 수 있다. 다시 말하면, 제3 방향(D3)으로 전류가 흐르도록 제2 선택 트랜지스터(SET2)를 제어할 수 있고, 제3 방향(D3)으로 전류가 흐르지 않도록 제2 선택 트랜지스터(SET2)를 제어할 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 제어하여, 도전체(CB) 및 소스막(SL) 사이의 전류의 흐름을 제어할 수 있다.
본 실시예에 따른 반도체 장치는, 채널막(CL)과 접하는 면적이 상대적으로 넓은 제3 탄소막(CAL3) 및 제4 탄소막(CAL4)을 포함함으로써, 채널막(CL)과 제3 탄소막(CAL3) 사이의 저항 및 채널막(CL)과 제4 탄소막(CAL4) 사이의 저항이 상대적으로 작을 수 있다.
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 장치의 단면도들이다.
도 6a 및 6b의 실시예에 따른 반도체 장치는, 아래에서 설명하는 것을 제외하면 도 5a 및 5b의 실시예에 따른 반도체 장치와 유사할 수 있다.
도 6a 및 6b를 참조하면, 본 실시에 따른 반도체 장치는 채널막(CL)이 도핑 영역을 포함하지 않을 수 있다. 일 예로, 제3 탄소막(CAL3) 및 제4 탄소막(CAL4)과 접하는 채널막(CL)의 부분들은 진성 반도체 물질로 구성될 수 있다.
채널막(CL)과 제3 탄소막(CAL3)은 쇼트키 접합될 수 있다. 채널막(CL)과 제4 탄소막(CAL4)은 쇼트키 접합될 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 게이트(SG1)에 인가되는 전압을 제어하여 제3 탄소막(CAL3) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있고, 제2 선택 게이트(SG2)에 인가되는 전압을 제어하여 제4 탄소막(CAL4) 및 채널막(CL) 사이의 쇼트키 장벽의 크기를 제어할 수 있다.
본 실시예에 따른 반도체 장치는, 제1 선택 트랜지스터(SET1) 및 제2 선택 트랜지스터(SET2)를 제어하여, 도전체(CB) 및 소스막(SL) 사이의 전류의 흐름을 제어할 수 있다.
본 실시예에 따른 반도체 장치는, 채널막(CL)과 접하는 면적이 상대적으로 넓은 제3 탄소막(CAL3) 및 제4 탄소막(CAL4)을 포함함으로써, 채널막(CL)과 제3 탄소막(CAL3) 사이의 저항 및 채널막(CL)과 제4 탄소막(CAL4) 사이의 저항이 상대적으로 작을 수 있다.
도 7a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도 7b는 도 7a의 C영역의 확대도이다.
도 7a 및 7b의 실시예에 따른 반도체 장치는, 아래에서 설명하는 것을 제외하면 도 1a 내지 1c의 실시예에 따른 반도체 장치와 유사할 수 있다.
도 7a 및 7b를 참조하면, 본 실시예에 따른 반도체 장치의 제1 선택 트랜지스터(SET1)는 제1 게이트 절연부들(GI1a) 및 제2 게이트 절연부(GI1b)를 포함할 수 있다. 제1 게이트 절연부들(GI1a)은 제1 선택 게이트(SG1)의 상면 및 하면을 덮을 수 있다. 제2 게이트 절연부(GI1b)는 제1 선택 게이트(SG1)의 내측벽을 덮을 수 있다. 제1 게이트 절연부들(GI1a)은 제1 방향(D1)으로 연장할 수 있다. 제2 게이트 절연부(GI1b)는 제3 방향(D3)으로 연장할 수 있다. 제1 게이트 절연부들(GI1a)은 제1 선택 게이트(SG1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다.
제1 탄소막(CAL1)의 외측벽이 제1 부분(CAL1_S1) 및 제2 부분(CAL1_S2)을 포함할 수 있다. 상기 제1 부분(CAL1_S1)은 소스막(SL)에 접할 수 있다. 상기 제2 부분(CAL1_S2)은 제2 게이트 절연부(GI1b)에 접할 수 있다. 상기 제1 부분(CAL1_S1)은 제1 탄소막(CAL1)의 외측벽의 하부일 수 있다. 상기 제2 부분(CAL1_S2)은 제1 탄소막(CAL1)의 외측벽의 상부일 수 있다.
제1 탄소막(CAL1)의 하면(CAL1_B)은 소스막(SL)에 접할 수 있다. 제1 탄소막(CAL1)은 적어도 하나의 단층 탄소막(CML)을 포함할 수 있다. 일 예로, 상기 단층 탄소막(CML)은 단층 그래핀(graphene)일 수 있다.
제2 선택 트랜지스터(SET2)는 제3 게이트 절연부들(GI2a) 및 제4 게이트 절연부(GI2b)를 포함할 수 있다. 제3 게이트 절연부들(GI2a)은 제2 선택 게이트(SG2)의 상면 및 하면을 덮을 수 있다. 제4 게이트 절연부(GI2b)는 제2 선택 게이트(SG2)의 내측벽을 덮을 수 있다. 제3 게이트 절연부들(GI2a)은 제1 방향(D1)으로 연장할 수 있다. 제4 게이트 절연부(GI2b)는 제3 방향(D3)으로 연장할 수 있다. 제3 게이트 절연부들(GI2a)은 제2 선택 게이트(SG2)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다.
채널 구조체(CS)는 제1 필링막(FI1) 및 제2 필링막(FI2)을 포함할 수 있다. 제1 필링막(FI1)은 적층체(STS)의 내에서 소스막(SL) 내로 연장할 수 있다. 제1 필링막(FI1)의 하면은 제1 탄소막(CAL1)의 하면(CAL1_B)보다 낮은 레벨에 위치할 수 있다. 제2 필링막(FI2)은 제2 선택 트랜지스터(SET2) 내에 배치될 수 있다.
도 8a 내지 8g는 도 7a 및 7b의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 예비 소스 구조체(pSS)를 형성할 수 있다. 예비 소스 구조체(pSS)는 제3 방향(D3)으로 순차적으로 적층된 제1 예비 소스막(pSL1), 제1 식각 저지막(ESL1), 소스 희생막(SCL), 제2 식각 저지막(ESL2) 및 제2 예비 소스막(pSL2)을 포함할 수 있다.
제1 예비 소스막(pSL1), 소스 희생막(SCL) 및 제2 예비 소스막(pSL2)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 예비 소스막(pSL1), 소스 희생막(SCL) 및 제2 예비 소스막(pSL2)은 폴리 실리콘을 포함할 수 있다. 제1 및 제2 식각 저지막들(ESL1, ESL2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 저지막들(ESL1, ELS2)은 산화물을 포함할 수 있다.
예비 소스 구조체(pSS) 상에 제1 예비 선택 트랜지스터(pSET1)를 형성할 수 있다. 제1 예비 선택 트랜지스터(pSET1)는 제1 게이트 절연부들(GI1a) 및 제1 희생 게이트(FG1)를 포함할 수 있다.
제1 게이트 절연부들(GI1a)은 절연 물질을 포함할 수 있다. 일 예로, 제1 게이트 절연부들(GI1a)은 산화물을 포함할 수 있다. 제1 희생 게이트(FG1)는 절연 물질을 포함할 수 있다. 일 예로, 제1 희생 게이트(FG1)는 질화물을 포함할 수 있다.
제1 예비 선택 트랜지스터(pSET1), 제1 및 제2 식각 저지막들(ESL1, ESL2), 제2 예비 소스막(pSL2) 및 소스 희생막(SCL)을 관통하는 제1 개구부(OP1)을 형성할 수 있다.
도 8b를 참조하면, 제1 개구부(OP1) 내에 제2 게이트 절연부(GI1b), 제1 탄소막(CAL1) 및 희생 필링막(SI)을 순차적으로 형성할 수 있다. 제2 게이트 절연부(GI1b), 제1 탄소막(CAL1) 및 희생 필링막(SI)은 제1 예비 선택 트랜지스터(pSET1)를 관통할 수 있다. 제2 게이트 절연부(GI1b), 제1 탄소막(CAL1) 및 희생 필링막(SI)은 제1 개구부(OP1)를 채울 수 있다. 희생 필링막(SI)을 제1 탄소막(CAL1)이 둘러쌀 수 있다. 제1 탄소막(CAL1)을 제2 게이트 절연부(GI1b)가 둘러쌀 수 있다.
희생 필링막(SI)은 절연 물질을 포함할 수 있다. 일 예로, 희생 필링막(SI)은 폴리 실라잔(polysilazane)을 포함할 수 있다. 제2 게이트 절연부(GI1b)는 절연 물질을 포함할 수 있다. 일 예로, 제2 게이트 절연부(GI1b)는 산화물을 포함할 수 있다.
도 8c를 참조하면, 제1 예비 선택 트랜지스터(pSET1) 상에 적층체(STS)를 형성할 수 있다. 적층체(STS)는 절연 패턴들(IP) 및 희생 패턴들(FP)을 포함할 수 있다. 적층체(STS)를 형성하는 것은, 절연막들 및 희생막들을 교대로 적층하는 것, 및 절연막들 및 희생막들을 관통하는 제2 개구부(OP2)를 형성하여 절연 패턴들(IP) 및 희생 패턴들(FP)을 형성하는 것을 포함할 수 있다.
절연 패턴들(IP) 및 희생 패턴들(FP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있고, 희생 패턴들(FP)은 질화물을 포함할 수 있다.
제2 개구부(OP2)에 의해, 희생 필링막(SI), 제1 탄소막(CAL1) 및 제2 게이트 절연부(GI1b)의 상면들이 노출될 수 있다.
도 8d를 참조하면, 제2 개구부(OP2) 내에 메모리막(ML) 및 채널막(CL)을 형성할 수 있다. 메모리막(ML)은 터널 절연막(TL), 데이터 저장막(DL) 및 블로킹막(BKL)을 포함할 수 있다. 메모리막(ML)은 채널막(CL)을 둘러쌀 수 있다. 채널막(CL)은 제1 탄소막(CAL1)과 연결될 수 있다.
채널막(CL)의 내측벽에 의해 제3 개구부(OP3)가 정의될 수 있다. 제3 개구부(OP3)는 메모리막(ML) 및 채널막(CL)에 의해 채워지지 않은 제2 개구부(OP2)의 일부일 수 있다.
제3 개구부(OP3)에 의해 노출된 희생 필링막(SI)이 제거될 수 있다. 희생 필링막(SI)이 제거되어 제4 개구부(OP4)가 형성될 수 있다.
도 8e를 참조하면, 제3 개구부(OP3) 및 제4 개구부(OP4) 내에 제1 필링막(FI1)을 형성할 수 있다. 제1 필링막(FI1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 필링막(FI1)은 산화물을 포함할 수 있다.
적층체(STS) 상에 제2 예비 선택 트랜지스터(pSET2)를 형성할 수 있다. 제2 예비 선택 트랜지스터(pSET2)는 제3 게이트 절연부들(GI2a) 및 제2 희생 게이트(FG2)를 포함할 수 있다.
제3 게이트 절연부들(GI2a)은 절연 물질을 포함할 수 있다. 일 예로, 제3 게이트 절연부들(GI2a)은 산화물을 포함할 수 있다. 제2 희생 게이트(FG2)는 절연 물질을 포함할 수 있다. 일 예로, 제2 희생 게이트(FG2)는 질화물을 포함할 수 있다.
도 8f를 참조하면, 제2 예비 선택 트랜지스터(pSET2)를 관통하는 제4 게이트 절연부(GI2b), 제2 탄소막(CAL2) 및 제2 필링막(FI2)을 형성할 수 있다. 제2 필링막(FI2)을 제2 탄소막(CAL2)이 둘러쌀 수 있다. 제2 탄소막(CAL2)을 제4 게이트 절연부(GI2b)가 둘러쌀 수 있다. 제2 탄소막(CAL2)은 채널막(CL)에 연결될 수 있다.
제4 게이트 절연부(GI2b) 및 제2 필링막(FI2)은 절연 물질을 포함할 수 있다. 일 예로, 제4 게이트 절연부(GI2b) 및 제2 필링막(FI2)은 산화물을 포함할 수 있다.
도 8g를 참조하면, 소스막(SL)을 형성할 수 있다. 소스막(SL)을 형성하는 것은, 소스 희생막(SCL)을 제거하는 것, 소스 희생막(SCL)의 제거에 따라 노출된 제1 및 제2 식각 저지막들(ESL1, ESL2)을 제거하는 것, 및 소스 희생막(SCL) 및 제1 및 제2 식각 저지막들(ESL1, ESL2)이 제거된 공간에 반도체 물질을 채우는 것을 포함할 수 있다.
제1 및 제2 식각 저지막들(ESL1, ELS2)을 제거하면서, 제2 게이트 절연부(GI1b)의 하부를 함께 제거할 수 있다. 제2 게이트 절연부(GI1b)의 하부가 제거되면서, 제1 탄소막(CAL1)의 하부가 노출될 수 있다. 제1 탄소막(CAL1)의 상기 하부는 예비 소스 구조체(pSS) 내에 배치되는 부분일 수 있다. 소스 희생막(SCL) 및 제1 및 제2 식각 저지막들(ESL1, ESL2)이 제거된 공간에 반도체 물질을 채우기 전, 제1 탄소막(CAL1)의 상기 하부를 제거할 수 있다.
제1 희생 게이트(FG1), 희생 패턴들(FP) 및 제2 희생 게이트(FG2)를 제거하고, 제1 선택 게이트(SG1), 게이트 패턴(GP) 및 제2 선택 게이트(SG2)를 형성 할 수 있다.
절연막(IL) 및 도전체(CB)를 형성할 수 있다. 도전체(CB)는 제2 탄소막(CAL2)과 연결될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1c, 4a 및 4b, 5a 및 5b, 6a 및 6b, 또는 7a 및 7b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SL: 소스막
STS: 적층체
SET1: 제1 선택 트랜지스터
SET2: 제2 선택 트랜지스터
CAL1: 제1 탄소막
CAL2: 제2 탄소막

Claims (25)

  1. 게이트 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 채널막;
    상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및
    상기 채널막과 연결되는 선택 트랜지스터를 포함하고,
    상기 선택 트랜지스터는,
    상기 채널막과 쇼트키 접합되는 탄소막;
    상기 탄소막과 이격되는 선택 게이트; 및
    상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 탄소막은 적어도 하나의 단층 탄소막을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 단층 탄소막은 단층 그래핀인 반도체 장치.
  4. 제1 항에 있어서,
    상기 채널막은 상기 탄소막과 접하는 도핑 영역을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 탄소막과 접하는 소스막을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 탄소막과 접하는 도전체를 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 탄소막은 제1 폭을 가지는 제1 탄소막 및 제2 폭을 가지는 제2 탄소막을 포함하고,
    상기 제2 탄소막은 상기 채널막에 접하고,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 장치.
  8. 게이트 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체와 이격되는 소스막;
    상기 적층체를 관통하는 채널막;
    상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및
    상기 적층체와 상기 소스막 사이의 선택 트랜지스터를 포함하고,
    상기 선택 트랜지스터는,
    상기 소스막 및 상기 채널막에 접하는 탄소막;
    상기 탄소막과 이격되는 선택 게이트; 및
    상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 탄소막은 상기 소스막에 접하는 제1 탄소막 및 상기 채널막에 접하는 제2 탄소막을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 탄소막의 폭은 상기 제2 탄소막의 폭보다 작은 반도체 장치.
  11. 제8 항에 있어서,
    상기 탄소막은 그래핀을 포함하는 반도체 장치.
  12. 제8 항에 있어서,
    상기 탄소막의 상면은 상기 채널막의 하면에 접하고,
    상기 탄소막의 하면은 상기 소스막의 상면에 접하는 반도체 장치.
  13. 제8 항에 있어서,
    상기 탄소막의 외측벽은 상기 소스막에 접하는 제1 부분 및 상기 게이트 절연막에 접하는 제2 부분을 포함하는 반도체 장치.
  14. 게이트 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체와 이격되는 도전체;
    상기 적층체를 관통하는 채널막;
    상기 적층체를 관통하고, 상기 채널막을 둘러싸는 메모리막; 및
    상기 적층체와 상기 도전체 사이의 선택 트랜지스터를 포함하고,
    상기 선택 트랜지스터는,
    상기 도전체 및 상기 채널막에 접하는 탄소막;
    상기 탄소막과 이격되는 선택 게이트; 및
    상기 선택 게이트와 상기 탄소막 사이의 게이트 절연막을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 도전체는 비트 라인에 전기적으로 연결되는 반도체 장치.
  16. 제14 항에 있어서,
    상기 채널막에 의해 둘러싸이는 필링막을 더 포함하고,
    상기 탄소막의 내측벽은 상기 필링막의 외측벽에 접하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 탄소막의 상면은 상기 도전체의 하면에 접하고,
    상기 탄소막의 하면은 상기 채널막의 상면에 접하는 반도체 장치.
  18. 제14 항에 있어서,
    상기 게이트 절연막은 상기 탄소막, 상기 채널막 및 상기 메모리막에 접하는 반도체 장치.
  19. 제1 예비 선택 트랜지스터를 형성하는 단계;
    상기 제1 예비 선택 트랜지스터를 관통하는 제1 탄소막을 형성하는 단계;
    상기 제1 예비 선택 트랜지스터 상에 적층체를 형성하는 단계; 및
    상기 적층체를 관통하고, 상기 제1 탄소막과 쇼트키 접합되는 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 적층체 상에 제2 예비 선택 트랜지스터를 형성하는 단계; 및
    상기 제2 예비 선택 트랜지스터를 관통하는 제2 탄소막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 탄소막은 상기 채널막과 쇼트키 접합되는 반도체 장치의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 예비 선택 트랜지스터는,
    희생 게이트 및 상기 희생 게이트의 상면 및 하면을 덮는 제1 게이트 절연부들을 포함하는 반도체 장치의 제조 방법.
  23. 제19 항에 있어서,
    상기 제1 예비 선택 트랜지스터를 관통하는 제2 게이트 절연부를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 제2 게이트 절연부는 상기 제1 탄소막을 둘러싸는 반도체 장치의 제조 방법.
  25. 제19 항에 있어서,
    예비 소스 구조체를 형성하는 단계; 및
    상기 제1 탄소막의 하부를 제거하는 단계를 더 포함하고,
    상기 제1 탄소막의 하부는 상기 예비 소스 구조체 내에 배치되는 반도체 장치의 제조 방법.


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