CN113327930A - 半导体装置和该半导体装置的制造方法 - Google Patents

半导体装置和该半导体装置的制造方法 Download PDF

Info

Publication number
CN113327930A
CN113327930A CN202010921335.2A CN202010921335A CN113327930A CN 113327930 A CN113327930 A CN 113327930A CN 202010921335 A CN202010921335 A CN 202010921335A CN 113327930 A CN113327930 A CN 113327930A
Authority
CN
China
Prior art keywords
layer
carbon layer
carbon
semiconductor device
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010921335.2A
Other languages
English (en)
Inventor
李东旭
梁海昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113327930A publication Critical patent/CN113327930A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半导体装置和该半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括栅极图案和绝缘图案；沟道层，其穿透层叠结构；存储器层，其穿透层叠结构，并且围绕沟道层；以及选择晶体管，其连接到沟道层。该选择晶体管包括：碳层，其与沟道层肖特基连接；选择栅极，其与碳层间隔开；以及栅极绝缘层，其位于选择栅极和碳层之间。

Description

半导体装置和该半导体装置的制造方法
技术领域
本公开总体上涉及一种半导体装置和该半导体装置的制造方法，更具体地，涉及一种三维半导体装置和该三维半导体装置的制造方法。
背景技术
一种半导体装置包括配置有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的大小和设计规则逐渐减小，MOSFET的按比例缩小(scaling down)也逐渐加快。
MOSFET的按比例缩小可能导致短沟道效应等，并且因此半导体装置的操作特性可能变差。因此，已经研究了用于形成具有更好性能的半导体装置同时克服由于半导体装置的高集成度导致的限制的各种方法。
此外，这种集成电路追求操作可靠性和低功耗。因此，已经在研究一种用于在更小的空间内形成具有更高可靠性和更低功耗的装置的方法。
发明内容
根据本公开的一个方面，可以提供一种半导体装置，该半导体装置包括：层叠结构，其包括栅极图案和绝缘图案；沟道层，其穿透层叠结构；存储器层，其穿透层叠结构，并且围绕沟道层；以及选择晶体管，其连接到沟道层，其中，该选择晶体管包括：碳层，其与沟道层肖特基连接；选择栅极，其与碳层间隔开；以及栅极绝缘层，其位于选择栅极和碳层之间。
根据本公开的另一方面，可以提供一种半导体装置，该半导体装置包括：层叠结构，其包括栅极图案和绝缘图案；源极层，其与层叠结构间隔开；沟道层，其穿透层叠结构；存储器层，其穿透层叠结构，并且围绕沟道层；以及选择晶体管，其位于层叠结构和源极层之间，其中，该选择晶体管包括：碳层，其与源极层和沟道层接触；选择栅极，其与碳层间隔开；以及栅极绝缘层，其位于选择栅极和碳层之间。
根据本公开的又一方面，可以提供一种半导体装置，该半导体装置包括：层叠结构，其包括栅极图案和绝缘图案；导体部，其与层叠结构间隔开；沟道层，其穿透层叠结构；存储器层，其穿透层叠结构，并且围绕沟道层；以及选择晶体管，其位于层叠结构和导体部之间，其中，该选择晶体管包括：碳层，其与导体部和沟道层接触；选择栅极，其与碳层间隔开；以及栅极绝缘层，其位于选择栅极和碳层之间。
根据本公开的又一方面，可以提供一种制造半导体装置的方法，该方法包括以下步骤：形成第一初步选择晶体管；形成穿透第一初步选择晶体管的第一碳层；在第一初步选择晶体管上形成层叠结构；以及形成穿透层叠结构的沟道层，该沟道层与第一碳层肖特基连接。
附图说明
现在将参照附图在下文中更全面地描述实施方式的示例；然而，它们可以以不同的形式实施，并且不应该被解释为局限于本文阐述的实施方式。相反，提供这些实施方式是为了使得本公开全面和完整，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了图示清楚，可能放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1A是根据本公开的实施方式的半导体装置的截面图。
图1B是图1A所示的区域A的放大图。
图1C是图1A所示的区域B的放大图。
图2A和图2B是示出根据图1A至图1C所示的实施方式的半导体装置的操作的能带图。
图3A和图3B是用于比较普通半导体装置和根据图1A至图1C所示的实施方式的半导体装置的擦除操作的图。
图4A和图4B是根据本公开的实施方式的半导体装置的截面图。
图5A和图5B是根据本公开的实施方式的半导体装置的截面图。
图6A和图6B是根据本公开的实施方式的半导体装置的截面图。
图7A是根据本公开的实施方式的半导体装置的截面图。
图7B是图7A所示的区域C的放大图。
图8A、图8B、图8C、图8D、图8E、图8F和图8G是示出根据图7A和图7B所示的实施方式的半导体装置的制造方法的图。
图9是示出根据本公开的实施方式的存储器系统的配置的框图。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构描述或功能描述仅仅是为了描述根据本公开的构思的实施方式的目的而为说明性的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。
各种实施方式提供了一种能够提高操作可靠性的半导体装置和该半导体装置的制造方法。
图1A是根据本公开的实施方式的半导体装置的截面图。图1B是图1A所示的区域A的放大图。图1C是图1A所示的区域B的放大图。
参照图1A，根据本公开的实施方式的半导体装置可以包括源极层SL。
源极层SL可以用作半导体装置的源极线。源极层SL可以具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。第一方向D1和第二方向D2可以彼此相交。在一个示例中，第一方向D1和第二方向D2可以彼此垂直。源极层SL可以包括半导体材料。在一个示例中，源极层SL可以包括多晶硅。
可以在源极层SL上设置第一选择晶体管SET1。第一选择晶体管SET1可以是开关元件。第一选择晶体管SET1可以通过开关操作使将在后面描述的沟道层CL和源极层SL电连接或断开。第一选择晶体管SET1可以用作源极选择晶体管。
可以在第一选择晶体管SET1上设置层叠结构STS。层叠结构STS可以包括在第三方向D3上交替层叠的栅极图案GP和绝缘图案IP。第三方向D3可以与第一方向D1和第二方向D2相交。在一个示例中，第三方向D3可以垂直于第一方向D1和第二方向D2。层叠结构STS的最下面的绝缘图案IP可以与第一选择晶体管SET1接触。层叠结构STS可以与源极层SL间隔开。第一选择晶体管SET1可以设置在层叠结构STS和源极层SL之间。
绝缘图案IP可以包括绝缘材料。在一个示例中，绝缘图案IP可以包括氧化物。
栅极图案GP可以包括栅极导电层。在一个示例中，栅极导电层可以包括掺杂硅层、金属硅化物层和金属中的至少一种。在一个示例中，金属可以包括钨、镍和钴中的至少一种。栅极导电层可以用作连接到半导体装置的存储器单元的字线。栅极图案GP还可以包括围绕栅极导电层的屏障层(barrier layer)。在一个示例中，屏障层可以包括氮化钛和氮化钽中的至少一种。
可以在层叠结构STS上设置第二选择晶体管SET2。第二选择晶体管SET2可以是开关元件。第二选择晶体管SET2可以通过开关操作使将在后面描述沟道层CL和导体部(conductor)CB电连接或断开。第二选择晶体管SET2可以用作漏极选择晶体管。层叠结构STS的最上面的绝缘图案IP可以与第二选择晶体管SET2接触。
可以设置沟道结构CS，其穿透层叠结构STS、第一选择晶体管SET1和第二选择晶体管SET2。沟道结构CS可以在第三方向D3上延伸。沟道结构CS可以包括填充层FI和围绕填充层FI的外侧壁的沟道层CL。
填充层FI可以穿透层叠结构STS、第一选择晶体管SET1和第二选择晶体管SET2。填充层FI可以在第三方向D3上延伸。填充层FI可以与源极层SL接触。填充层FI可以与将在后面描述的导体部CB接触。填充层FI可以包括绝缘材料。在一个示例中，填充层FI可以包括氧化物。
沟道层CL可以穿透层叠结构STS。沟道层CL可以在第三方向D3上延伸。沟道层CL可以连接到第一选择晶体管SET1。沟道层CL可以连接到第二选择晶体管SET2。沟道层CL可以包括半导体材料。在一个示例中，沟道层CL可以包括多晶硅。
可以设置存储器层ML，其穿透层叠结构STS。存储器层ML可以围绕沟道结构CS的外侧壁。存储器层ML可以围绕沟道层CL。存储器层ML可以在第三方向D3上延伸。存储器层ML可以设置在沟道结构CS和层叠结构STS之间。
存储器层ML可以包括围绕沟道层CL的外侧壁的隧道绝缘层TL、围绕隧道绝缘层TL的外侧壁的数据存储层DL以及围绕数据存储层DL的外侧壁的阻挡层BKL。隧道绝缘层TL、数据存储层DL和阻挡层BKL可以在第三方向D3上延伸。
隧道绝缘层TL可以包括电荷能够隧穿通过的材料。在一个示例中，隧道绝缘层TL可以包括氧化物。在一个示例中，数据存储层DL可以包括其中能够俘获电荷的氮化物。数据存储层DL包括的材料不限于氮化物，并且可以根据数据存储方法进行各种改变。在示例中，数据存储层DL可以包括硅、相变材料或纳米点。阻挡层BKL可以包括能够阻挡电荷移动的材料。在一个示例中，阻挡层BKL可以包括氧化物。在一个示例中，阻挡层BKL的厚度可以大于隧道绝缘层TL的厚度。
可以在第二选择晶体管SET2上设置绝缘层IL。绝缘层IL可以包括绝缘材料。在一个示例中，绝缘层IL可以包括氧化物。
导体部CB可以设置在绝缘层IL中。在一个示例中，导体部CB可以用作半导体装置的位线。在另一示例中，导体部CB可以用作电连接到半导体装置的位线的导线。导体部CB可以包括导电材料。在一个示例中，导体部CB可以包括铜、钨或铝。导体部CB可以与层叠结构STS间隔开。第二选择晶体管SET2可以设置在导体部CB和层叠结构STS之间。
参照图1B，第一选择晶体管SET1可以包括第一选择栅极SG1、第一栅极绝缘层GI1和第一碳层(carbon layer)CAL1。
第一碳层CAL1可以围绕沟道结构CS的填充层FI的最下部的外侧壁。第一碳层CAL1的内侧壁CAL1_IS可以与沟道结构CS的填充层FI的最下部的外侧壁接触。第一碳层CAL1的顶面CAL1_T可以与沟道结构CS的沟道层CL的底面CL_B接触。第一碳层CAL1的底面CAL1_B可以与源极层SL的顶面SL_T接触。
第一碳层CAL1可以设置在源极层SL和沟道层CL之间。第一碳层CAL1可以将源极层SL连接到沟道层CL。第一碳层CAL1可以与源极层SL和沟道层CL接触。
第一碳层CAL1可以包括至少一个碳单层CML。在一个示例中，第一碳层CAL1可以包括一到十个碳单层CML。尽管在图1B中示出了第一碳层CAL1包括六个碳单层CML的情况，但是第一碳层CAL1的碳单层CML的数量可以不限于图1B中所示的数量。碳单层CML可以具有二维层结构。在一个示例中，碳单层CML可以是单层石墨烯。碳单层CML可以在第三方向D3上延伸。各个碳单层CML可以在第一方向D1上彼此交叠。
当第一碳层CAL1包括多个碳单层CML时，外部碳单层CML可以围绕内部碳单层CML。在一个示例中，可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成第一碳层CAL1。在一个示例中，第一碳层CAL1在第一方向D1上的宽度可以是10nm至20nm。
第一栅极绝缘层GI1可以围绕第一碳层CAL1。第一栅极绝缘层GI1可以与第一碳层CAL1的外侧壁接触。第一栅极绝缘层GI1可以与源极层SL的顶面SL_T、沟道层CL的底面CL_B和存储器层ML的底面接触。第一栅极绝缘层GI1可以包括绝缘材料。在一个示例中，第一栅极绝缘层GI1可以包括氧化物。
第一选择栅极SG1可以由第一栅极绝缘层GI1围绕。第一选择栅极SG1可以设置在第一栅极绝缘层GI1中。第一选择栅极SG1可以与第一碳层CAL1、源极层SL、沟道层CL和存储器层ML间隔开。第一栅极绝缘层GI1可以设置在第一选择栅极SG1和第一碳层CAL1之间。第一选择栅极SG1可以包括导电材料。在一个示例中，第一选择栅极SG1可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。
沟道层CL可以包括与第一选择晶体管SET1的第一碳层CAL1接触的第一掺杂区DPR1。可以在第一掺杂区DPR1中掺杂掺杂剂。在一个示例中，可以在第一掺杂区DPR1中掺杂n型掺杂剂。
参照图1C，第二选择晶体管SET2可以包括第二选择栅极SG2、第二栅极绝缘层GI2和第二碳层CAL2。
第二碳层CAL2可以围绕沟道结构CS的填充层FI的最上部的外侧壁。第二碳层CAL2的内侧壁CAL2_IS可以与沟道结构CS的填充层FI的最上部的外侧壁接触。第二碳层CAL2的顶面CAL2_T可以与导体部CB的底面CB_B接触。第二碳层CAL2的底面CAL2_B可以与沟道结构CS的沟道层CL的顶面CL_T接触。
第二碳层CAL2可以设置在导体部CB和沟道层CL之间。第二碳层CAL2可以将导体部CB和沟道层CL彼此连接。第二碳层CAL2可以与导体部CB和沟道层CL接触。
第二碳层CAL2可以包括至少一个碳单层CML。在一个示例中，第二碳层CAL2可以包括一到十个碳单层CML。尽管图1C中示出了第二碳层CAL2包括六个碳单层CML的情况，但是第二碳层CAL2的碳单层CML的数量可以不限于图1C中所示的数量。碳单层CML可以具有二维层结构。在一个示例中，碳单层CML可以是单层石墨烯。碳单层CML可以在第三方向D3上延伸。各个碳单层CML可以在第一方向D1上彼此交叠。
当第二碳层CAL2包括多个碳单层CML时，外部碳单层CML可以围绕内部碳单层CML。在一个示例中，可以通过ALD工艺或CVD工艺来形成第二碳层CAL2。在一个示例中，第二碳层CAL2在第一方向D1上的宽度可以是10nm至20nm。
第二栅极绝缘层GI2可以围绕第二碳层CAL2。第二栅极绝缘层GI2可以与第二碳层CAL2的外侧壁接触。第二栅极绝缘层GI2可以与导体部CB的底面、沟道层CL的顶面和存储器层ML的顶面接触。第二栅极绝缘层GI2可以包括绝缘材料。在一个示例中，第二栅极绝缘层GI2可以包括氧化物。
第二选择栅极SG2可以由第二栅极绝缘层GI2围绕。第二选择栅极SG2可以设置在第二栅极绝缘层GI2中。第二选择栅极SG2可以与第二碳层CAL2、导体部CB、沟道层CL和存储器层ML间隔开。第二栅极绝缘层GI2可以设置在第二选择栅极SG2和第二碳层CAL2之间。第二选择栅极SG2可以包括导电材料。在一个示例中，第二选择栅极SG2可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。
沟道层CL可以包括与第二选择晶体管SET2和第二碳层CAL2接触的第二掺杂区DPR2。可以在第二掺杂区DPR2中掺杂掺杂剂。在一个示例中，可以在第二掺杂区DPR2中掺杂n型掺杂剂。
沟道层CL和第一选择晶体管SET1的第一碳层CAL1可以肖特基连接(Schottky-joined)。沟道层CL和第二选择晶体管SET2的第二碳层CAL2可以肖特基连接。
图2A和图2B是示出根据图1A至图1C所示的实施方式的半导体装置的操作的能带图。
在图2A和图2B的以下描述中，将描述根据图1A至图1C所示的实施方式的第一碳层CAL1、第一选择栅极SG1和沟道层CL的操作作为一个示例。根据图1A至图1C所示的实施方式的第二碳层CAL2、第二选择栅极SG2和沟道层CL的操作可以类似于第一碳层CAL1、第一选择栅极SG1和沟道层CL的操作。
图2A示出了在将作为正电压的截止电压Voff施加到第一选择栅极SG1并且将第一电压V1施加在沟道层CL和第一碳层CAL1之间的状态下，第一碳层CAL1和沟道层CL的能带图。图2B示出了在将导通电压Von施加到第一选择栅极SG1并且将第一电压V1施加在沟道层CL和第一碳层CAL1之间的状态下，第一碳层CAL1和沟道层CL的能带图。在图2A和图2B中，Ev表示价带的能量分布，Ec表示导带的能量分布，并且Ef表示费米能级的能量分布。
参照图2A，第一碳层CAL1和沟道层CL可以肖特基连接。由于第一碳层CAL1和沟道层CL肖特基连接，所以可以在第一碳层CAL1和沟道层CL之间形成肖特基势垒。
可以将作为正电压的截止电压Voff施加到第一选择栅极SG1。由于将截止电压Voff施加到第一选择栅极SG1，所以可以在第一碳层CAL1和沟道层CL之间形成肖特基势垒SBR1。截止电压Voff可以具有较小的大小(magnitude)，并且第一肖特基势垒SBR1可以较大。
当在形成第一肖特基势垒SBR1的状态下在沟道层CL和第一碳层CAL1之间施加第一电压V1时，由于第一肖特基势垒SBR1，没有电流可以流动。第一电压V1可以是第一碳层CAL1和沟道层CL的肖特基结的反向电压(reverse voltage)。在第四方向D4(参见图1A至图1C)上的电流的流动可能受到第一碳层CAL1和沟道层CL之间的第一肖特基势垒SBR1阻挡。换句话说，没有电流可以从沟道层CL流到第一碳层CAL1。第四方向D4可以是第三方向D3的相反方向。
参照图2B，可以将作为正电压的导通电压Von施加到第一选择栅极SG1。导通电压Von可以具有相对较大的大小。导通电压Von的大小可以大于截止电压Voff的大小。因为将导通电压Von施加到第一选择栅极SG1，所以第二肖特基势垒SBR2可以形成在第一碳层CAL1和沟道层CL之间。第二肖特基势垒SBR2可以相对较小。第二肖特基势垒SBR2可以小于第一肖特基势垒SBR1。
当在形成第二肖特基势垒SBR2的状态下在沟道层CL和第一碳层CAL1之间施加第一电压V1时，电流可以流过第二肖特基势垒SBR2。因为第二肖特基势垒SBR2小于第一肖特基势垒SBR1，所以即使如图2A所示施加相同的第一电压V1，电流也可以在第四方向D4上流动。换句话说，电流可以从沟道层CL流向第一碳层CAL1。
如上所述，将施加到第一选择栅极SG1的电压控制为截止电压Voff或导通电压Von，从而能够控制第一碳层CAL1和沟道层CL之间的电流流动。换句话说，可以控制第一选择晶体管SET1使得电流在第四方向D4上流动，并且可以控制第一选择晶体管SET1使得电流不在第四方向D4上流动。
第二选择晶体管SET2和沟道层可以类似于上述第一选择晶体管SET1和沟道层CL的操作而操作。
第二碳层CAL2和沟道层CL可以肖特基连接。可以通过控制施加到第二选择栅极SG2的电压来控制第二碳层CAL2和沟道层CL之间的肖特基势垒的大小。当相对于第二碳层CAL2和沟道层CL的肖特基结施加反向电压时，可以通过控制第二碳层CAL2和沟道层CL之间的肖特基势垒的大小来控制第二碳层CAL2和沟道层CL之间的电流的流动。换句话说，可以控制第二选择晶体管SET2使得电流在第三方向D3上流动，并且可以控制第二选择晶体管SET2使得电流不在第三方向D3上流动。
可以通过控制第一选择晶体管SET1和第二选择晶体管SET2来控制导体部CB和源极层SL之间的电流的流动。
如上所述，在根据这些实施方式的半导体装置中，第一选择晶体管SET1的第一碳层CAL1和第二选择晶体管SET2的第二碳层CAL2能够用作可开关(switchable)沟道。因此，能够提高第一选择晶体管SET1和第二选择晶体管SET2的沟道的开关速度。
图3A和图3B是用于比较普通半导体装置和根据图1A至图1C所示的实施方式的半导体装置的擦除操作的图。
参照图3A和图3B，在普通半导体装置的情况下(图3A)，可以在第一时间t1期间，在电压增高的同时形成GIDL电流。在根据图1A至图1C所示的实施方式的半导体装置的情况下(图3B)，可以在比第一时间t1更短的第二时间t2期间，在电压增高的同时形成GIDL电流。
如上所述，在根据图1A至图1C所示的实施方式的半导体装置中，将碳层用作选择晶体管的沟道，从而能够提高沟道的开关速度。因此，能够减少形成GIDL电流所需的时间。
图4A和图4B是根据本公开的实施方式的半导体装置的截面图。
除了下面描述的部分之外，根据图4A和图4B所示的实施方式的半导体装置可以类似于根据图1A至图1C所示的实施方式的半导体装置。
参照图4A和图4B，在根据这些实施方式的半导体装置中，沟道层CL可以不包括任何掺杂区。在一个示例中，沟道层CL的与第一碳层CAL1和第二碳层CAL2接触的部分可以由本征半导体材料制成。
沟道层CL和第一碳层CAL1可以肖特基连接。沟道层CL和第二碳层CAL2可以肖特基连接。
在根据这些实施方式的半导体装置中，可以通过控制施加到第一选择栅极SG1的电压来控制第一碳层CAL1和沟道层CL之间的肖特基势垒的大小，并且可以通过控制施加到第二选择栅极SG2的电压来控制第二碳层CAL2和沟道层CL之间的肖特基势垒的大小。
当相对于第一碳层CAL1和沟道层CL的肖特基结施加反向电压时，可以通过控制第一碳层CAL1和沟道层CL之间的肖特基势垒的大小来控制第一碳层CAL1和沟道层CL之间的电流的流动。换句话说，可以控制第一选择晶体管SET1使得电流在第四方向D4上流动，并且可以控制第一选择晶体管SET1使得电流不在第四方向D4上流动。
当相对于第二碳层CAL2和沟道层CL的肖特基结施加反向电压时，可以通过控制第二碳层CAL2和沟道层CL之间的肖特基势垒的大小来控制第二碳层CAL2和沟道层CL之间的电流的流动。换句话说，可以控制第二选择晶体管SET2使得电流在第三方向D3上流动，并且可以控制第二选择晶体管SET2使得电流不在第三方向D3上流动。
在根据这些实施方式的半导体装置中，可以通过控制第一选择晶体管SET1和第二选择晶体管SET2来控制导体部CB和源极层SL之间的电流的流动。
图5A和图5B是根据本公开的实施方式的半导体装置的截面图。
除了下面描述的部分之外，根据图5A和图5B所示的实施方式的半导体装置可以类似于根据图1A至图1C所示的实施方式的半导体装置。
参照图5A和图5B，第一选择晶体管SET1还可以包括第三碳层CAL3，并且第二选择晶体管SET2还可以包括第四碳层CAL4。
第三碳层CAL3可以包括至少一个碳单层CML。在一个示例中，第三碳层CAL3可以包括一到十个碳单层CML。尽管图5A示出了第三碳层CAL3包括六个碳单层CML的情况，但是第三碳层CAL3的碳单层CML的数量可以不限于图5A中所示的数量。碳单层CML可以具有二维层结构。在一个示例中，碳单层CML可以是单层石墨烯。第三碳层CAL3的碳单层CML可以在第一方向D1上延伸。第三碳层CAL3的碳单层CML可以在第三方向D3上彼此交叠。
第三碳层CAL3可以设置在填充层FI和存储器层ML之间。第三碳层CAL3可以设置在第一碳层CAL1和沟道层CL之间。第三碳层CAL3可以与第一碳层CAL1和沟道层CL接触。
沟道层CL和第三碳层CAL3可以具有相同的宽度。沟道层CL和第三碳层CAL3可以在第一方向上具有相同的宽度。可以将沟道层CL和第三碳层CAL3在第一方向D1上的宽度定义为第一宽度W1。
第一碳层CAL1的宽度可以小于沟道层CL和第三碳层CAL3的宽度。在一个示例中，第一碳层CAL1在第一方向D1上的宽度可以小于沟道层CL和第三碳层CAL3在第一方向D1上的宽度。可以将第一碳层CAL1在第一方向D1上的宽度定义为第二宽度W2。第二宽度W2可以小于第一宽度W1。
沟道层CL的第一掺杂区DPR1可以与第三碳层CAL3接触。
第四碳层CAL4可以包括至少一个碳单层CML。在一个示例中，第四碳层CAL4可以包括一到十个碳单层CML。尽管图5B中示出了第四碳层CAL4包括六个碳单层CML的情况，但是第四碳层CAL4的碳单层CML的数量可以不限于图5B中所示的数量。碳单层CML可以具有二维层结构。在一个示例中，碳单层CML可以是单层石墨烯。第四碳层CAL4的碳单层CML可以在第一方向D1上延伸。第四碳层CAL4的碳单层CML可以在第三方向D3上彼此交叠。
第四碳层CAL4可以设置在填充层FI和存储器层ML之间。第四碳层CAL4可以设置在第二碳层CAL2和沟道层CL之间。第四碳层CAL4可以与第二碳层CAL2和沟道层CL接触。
沟道层CL和第四碳层CAL4可以具有相同的宽度。在一个示例中，沟道层CL和第四碳层CAL4可以在第一方向D1上具有相同的宽度。可以将第四碳层CAL4在第一方向D1上的宽度定义为第一宽度W1。
第二碳层CAL2的宽度可以小于沟道层CL和第四碳层CAL4的宽度。在一个示例中，第二碳层CAL2在第一方向D1上的宽度可以小于沟道层CL和第四碳层CAL4在第一方向D1上的宽度。可以将第二碳层CAL2在第一方向D1上的宽度定义为第三宽度W3。第三宽度W3可以小于第一宽度W1。
沟道层CL的第二掺杂区DPR2可以与第四碳层CAL4接触。
沟道层CL和第三碳层CAL3可以肖特基连接。沟道层CL和第四碳层CAL4可以肖特基连接。
在根据这些实施方式的半导体装置中，可以通过控制施加到第一选择栅极SG1的电压来控制第三碳层CAL3和沟道层CL之间的肖特基势垒的大小，并且可以通过控制施加到第二选择栅极SG2的电压来控制第四碳层CAL4和沟道层CL之间的肖特基势垒的大小。
当可以相对于第三碳层CAL3和沟道层CL的肖特基结施加反向电压时，可以通过控制第三碳层CAL3和沟道层CL之间的肖特基势垒的大小来控制第三碳层CAL3和沟道层CL之间的电流的流动。换句话说，可以控制第一选择晶体管SET1使得电流在第四方向D4上流动，并且可以控制第一选择晶体管SET1使得电流不在第四方向D4上流动。
当相对于第四碳层CAL4和沟道层CL的肖特基结施加反向电压时，可以通过控制第四碳层CAL4和沟道层CL之间的肖特基势垒的大小来控制第四碳层CAL4和沟道层CL之间的电流的流动。换句话说，可以控制第二选择晶体管SET2使得电流在第三方向D3上流动，并且可以控制第二选择晶体管SET2使得电流不在第三方向D3上流动。
在根据这些实施方式的半导体装置中，可以通过控制第一选择晶体管SET1和第二选择晶体管SET2来控制导体部CB和源极层SL之间的电流的流动。
根据这些实施方式的半导体装置包括第三碳层CAL3和第四碳层CAL4，第三碳层CAL3和第四碳层CAL4中的每一个具有相对较宽的与沟道层CL接触的面积，使得沟道层CL和第三碳层CAL3之间的电阻以及沟道层CL和第四碳层CAL4之间的电阻能够相对较小。
图6A和图6B是根据本公开的实施方式的半导体装置的截面图。
除了下面描述的部分之外，根据图6A和图6B所示的实施方式的半导体装置可以类似于根据图5A和图5B所示实施方式的半导体装置。
参照图6A和图6B，在根据这些实施方式的半导体装置中，沟道层CL可以不包括任何掺杂区。沟道层CL的与第三碳层CAL3和第四碳层CAL4接触的部分可以由本征半导体材料制成。
沟道层CL和第三碳层CAL3可以肖特基连接。沟道层CL和第四碳层CAL4可以肖特基连接。
在根据这些实施方式的半导体装置中，可以通过控制施加到第一选择栅极SG1的电压来控制第三碳层CAL3和沟道层CL之间的肖特基势垒的大小，并且可以通过控制施加到第二选择栅极SG2的电压来控制第四碳层CAL4和沟道层CL之间的肖特基势垒的大小。
在根据这些实施方式的半导体装置中，可以通过控制第一选择晶体管SET1和第二选择晶体管SET2来控制导体部CB和源极层SL之间的电流的流动。
根据这些实施方式的半导体装置包括第三碳层CAL3和第四碳层CAL4，第三碳层CAL3和第四碳层CAL4中的每一个具有相对较宽的与沟道层CL接触的面积，使得沟道层CL和第三碳层CAL3之间的电阻以及沟道层CL和第四碳层CAL4之间的电阻能够相对较小。
图7A是根据本公开的实施方式的半导体装置的截面图。图7B是图7A所示的区域C的放大图。
除了下面描述的部分之外，根据图7A和图7B所示的实施方式的半导体装置可以类似于根据图1A至图1C所示的实施方式的半导体装置。
参照图7A和图7B，根据这些实施方式的半导体装置的第一选择晶体管SET1可以包括第一栅极绝缘部GI1a和第二栅极绝缘部GI1b。第一栅极绝缘部GI1a可以覆盖第一选择栅极SG1的顶面和底面。第二栅极绝缘部GI1b可以覆盖第一选择栅极SG1的内侧壁。第一栅极绝缘部GI1a可以在第一方向D1上延伸。第二栅极绝缘部GI1b可以在第三方向D3上延伸。各个第一栅极绝缘部GI1a可以在第三方向D3上彼此间隔开，并且使第一选择栅极SG1插入在各个第一栅极绝缘部GI1a之间。
第一碳层CAL1的外侧壁可以包括第一部分CAL1_S1和第二部分CAL1_S2。第一部分CAL1_S1可以与源极层SL接触。第二部分CAL1_S2可以与第二栅极绝缘部GI1b接触。第一部分CAL1_S1可以是第一碳层CAL1的外侧壁的下部。第二部分CAL1_S2可以是第一碳层CAL1的外侧壁的上部。
第一碳层CAL1的底面CAL1_B可以与源极层SL接触。第一碳层CAL1可以包括至少一个碳单层CML。在一个示例中，碳单层CML可以是单层石墨烯。
第二选择晶体管SET2可以包括第三栅极绝缘部GI2a和第四栅极绝缘部GI2b。第三栅极绝缘部GI2a可以覆盖第二选择栅极SG2的顶面和底面。第四栅极绝缘部GI2b可以覆盖第二选择栅极SG2的内侧壁。第三栅极绝缘部GI2a可以在第一方向D1上延伸。第四栅极绝缘部GI2b可以在第三方向D3上延伸。各个第三栅极绝缘部GI2a可以在第三方向D3上彼此间隔开，并且使第二选择栅极SG2插入在各个第三栅极绝缘部GI2a之间。
沟道结构CS可以包括第一填充层FI1和第二填充层FI2。第一填充层FI1可以从层叠结构STS延伸到源极层SL的内部。第一填充层FI1的底面可以位于低于第一碳层CAL1的底面CAL1_B的高度的高度。第二填充层FI2可以设置在第二选择晶体管SET2中。
图8A、图8B、图8C、图8D、图8E、图8F和图8G是示出根据图7A和图7B所示的实施方式的半导体装置的制造方法的图。
参照图8A，可以形成初步源极结构pSS。初步源极结构pSS可以包括在第三方向D3上顺序层叠的第一初步源极层pSL1、第一蚀刻停止层ESL1、源极牺牲层SCL、第二蚀刻停止层ESL2和第二初步源极层pSL2。
第一初步源极层pSL1、源极牺牲层SCL和第二初步源极层pSL2可以包括半导体材料。在一个示例中，第一初步源极层pSL1、源极牺牲层SCL和第二初步源极层pSL2可以包括多晶硅。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括绝缘材料。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括氧化物。
第一初步选择晶体管pSET1可以形成在初步源极结构pSS上。第一初步选择晶体管pSET1可以包括第一栅极绝缘部GI1a和第一牺牲栅极FG1。
第一栅极绝缘部GI1a可以包括绝缘材料。在一个示例中，第一栅极绝缘部GI1a可以包括氧化物。第一牺牲栅极FG1可以包括绝缘材料。在一个示例中，第一牺牲栅极FG1可以包括氮化物。
可以形成第一开口OP1，其穿透第一初步选择晶体管pSET1、第一蚀刻停止层ESL1、第二蚀刻停止层ESL2、第二初步源极层pSL2和源极牺牲层SCL。
参照图8B，可以在第一开口OP1中顺序形成第二栅极绝缘部GI1b、第一碳层CAL1和牺牲填充层SI。第二栅极绝缘部GI1b、第一碳层CAL1和牺牲填充层SI可以穿透第一初步选择晶体管pSET1。第二栅极绝缘部GI1b、第一碳层CAL1和牺牲填充层SI可以填充第一开口OP1。第一碳层CAL1可以围绕牺牲填充层SI。第二栅极绝缘部GI1b可以围绕第一碳层CAL1。
牺牲填充层SL可以包括绝缘材料。在一个示例中，牺牲填充层SL可以包括聚硅氮烷(polysilazane)。第二栅极绝缘部GI1b可以包括绝缘材料。在一个示例中，第二栅极绝缘部GI1b可以包括氧化物。
参照图8C，可以在第一初步选择晶体管pSET1上形成层叠结构STS。层叠结构STS可以包括绝缘图案IP和牺牲图案FP。形成层叠结构STS的工艺可以包括交替层叠绝缘层和牺牲层的工艺以及通过形成穿透绝缘层和牺牲层的第二开口OP2来形成绝缘图案IP和牺牲图案FP的工艺。
绝缘图案IP和牺牲图案FP可以包括绝缘材料。在一个示例中，绝缘图案IP可以包括氧化物，并且牺牲图案FP可以包括氮化物。
牺牲填充层SI、第一碳层CAL1和第二栅极绝缘部GI1b的顶面可以由第二开口OP2暴露。
参照图8D，可以在第二开口OP2中形成存储器层ML和沟道层CL。存储器层可以包括隧道绝缘层TL、数据存储层DL和阻挡层BKL。存储器层ML可以围绕沟道层CL。沟道层CL可以连接到第一碳层CAL1。
可以通过沟道层CL的内侧壁限定第三开口OP3。第三开口OP3可以是第二开口OP2的未被存储器层ML和沟道层CL填充的部分。
可以去除由第三开口OP3暴露的牺牲填充层SI。当去除牺牲填充层SL时，可以形成第四开口OP4。
参照图8E，可以在第三开口OP3和第四开口OP4中形成第一填充层FI1。第一填充层FI1可以包括绝缘材料。在一个示例中，第一填充层FI1可以包括氧化物。
可以在层叠结构STS上形成第二初步选择晶体管pSET2。第二初步选择晶体管pSET2可以包括第三栅极绝缘部GI2a和第二牺牲栅极FG2。
第三栅极绝缘部GI2a可以包括绝缘材料。在一个示例中，第三栅极绝缘部GI2a可以包括氧化物。第二牺牲栅极FG2可以包括绝缘材料。在一个示例中，第二牺牲栅极FG2可以包括氮化物。
参照图8F，可以形成穿透第二初步选择晶体管pSET2的第四栅极绝缘部GI2b、第二碳层CAL2和第二填充层FI2。第二碳层CAL2可以围绕第二填充层FI2。第四栅极绝缘部GI2b可以围绕第二碳层CAL2。第二碳层CAL2可以连接到沟道层CL。
第四栅极绝缘部GI2b和第二填充层FI2可以包括绝缘材料。在一个示例中，第四栅极绝缘部GI2b和第二填充层FI2可以包括氧化物。
参照图8G，可以形成源极层SL。形成源极层SL的工艺可以包括去除源极牺牲层SCL的工艺、去除通过去除源极牺牲层SCL而暴露的第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的工艺、以及在去除了源极牺牲层SCL以及第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的空间中填充半导体材料的工艺。
在去除第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的同时，第二栅极绝缘部GI1b的下部可以与第一蚀刻停止层ESL1和第二蚀刻停止层ESL2一起被去除。当去除了第二栅极绝缘部GI1b的下部时，可以暴露第一碳层CAL1的下部。第一碳层CAL1的下部可以是设置在初步源极结构pSS中的部分。在将半导体材料填充到去除了源极牺牲层SCL以及第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的空间中之前，可以去除第一碳层CAL1的下部。
可以去除第一牺牲栅极FG1、牺牲图案FP和第二牺牲栅极FG2，并且可以形成第一选择栅极SG1、栅极图案GP和第二选择栅极SG2。
可以形成绝缘层IL和导体部GB。导体部CB可以连接到第二碳层CAL2。
图9是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图9，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A至图1C、图4A和图4B、图5A和图5B、图6A和图6B或图7A和图7B描述的结构。存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理器(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的工作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并且校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120进行接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的ROM等。
如上所述配置的存储系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110相结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过各种接口协议中的一种与外部(例如，主机)通信，所述各种接口协议例如为通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-Expresss(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子装置(IDE)协议。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
参照图10，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器和移动D-RAM等。
存储器系统1200可以配置有如参照图9所述的存储器装置1212和存储器控制器1211。
在根据本公开的半导体装置中，漏极选择晶体管或源极选择晶体管的沟道能够由碳层配置。因此，能够提高漏极选择晶体管或源极选择晶体管的沟道的开关速度，并且能够提高半导体装置的操作可靠性。
虽然已经参照本公开的实施方式的一些示例示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求及其等同物所限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述实施方式的示例，而应不仅由所附权利要求确定，还由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个实施方式中，这些步骤并不必须根据所描述的顺序来执行，并且这些步骤可以重新排序。本说明书和附图中公开的实施方式仅仅是用于帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员来说显而易见，能够基于本公开的技术范围进行各种修改。
同时，已经在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变化。对于本领域技术人员来说显而易见，除了本文公开的实施方式之外，可以基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2020年2月28日在韩国知识产权局提交的韩国专利申请No.10-2020-0025559的优先权，其全部公开内容通过引用并入本文。

Claims (27)

1.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括栅极图案和绝缘图案；
沟道层，所述沟道层穿透所述层叠结构；
存储器层，所述存储器层穿透所述层叠结构，并且围绕所述沟道层；以及
选择晶体管，所述选择晶体管连接到所述沟道层，
其中，所述选择晶体管包括：
碳层，所述碳层与所述沟道层肖特基连接；
选择栅极，所述选择栅极与所述碳层间隔开；以及
栅极绝缘层，所述栅极绝缘层位于所述选择栅极和所述碳层之间。
2.根据权利要求1所述的半导体装置，其中，所述碳层包括至少一个碳单层。
3.根据权利要求2所述的半导体装置，其中，所述碳单层是单层石墨烯。
4.根据权利要求1所述的半导体装置，其中，所述沟道层包括与所述碳层接触的掺杂区。
5.根据权利要求1所述的半导体装置，该半导体装置还包括与所述碳层接触的源极层。
6.根据权利要求1所述的半导体装置，该半导体装置还包括与所述碳层接触的导体部。
7.根据权利要求1所述的半导体装置，其中，所述碳层包括具有第一宽度的第一碳层和具有第二宽度的第二碳层，
其中，所述第二碳层与所述沟道层接触，
其中，所述第二宽度大于所述第一宽度。
8.根据权利要求7所述的半导体装置，其中，所述沟道层具有与所述第二宽度相同的宽度。
9.根据权利要求8所述的半导体装置，其中，所述沟道层包括与所述第二碳层接触的掺杂区。
10.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括栅极图案和绝缘图案；
源极层，所述源极层与所述层叠结构间隔开；
沟道层，所述沟道层穿透所述层叠结构；
存储器层，所述存储器层穿透所述层叠结构，并且围绕所述沟道层；以及
选择晶体管，所述选择晶体管位于所述层叠结构和所述源极层之间，
其中，所述选择晶体管包括：
碳层，所述碳层与所述源极层和所述沟道层接触；
选择栅极，所述选择栅极与所述碳层间隔开；以及
栅极绝缘层，所述栅极绝缘层位于所述选择栅极和所述碳层之间。
11.根据权利要求10所述的半导体装置，其中，所述碳层包括与所述源极层接触的第一碳层和与所述沟道层接触的第二碳层。
12.根据权利要求11所述的半导体装置，其中，所述第一碳层的宽度小于所述第二碳层的宽度。
13.根据权利要求10所述的半导体装置，其中，所述碳层包括至少一个碳单层，所述碳单层包括石墨烯。
14.根据权利要求10所述的半导体装置，其中，所述碳层的顶面与所述沟道层的底面接触，并且
所述碳层的底面与所述源极层的顶面接触。
15.根据权利要求10所述的半导体装置，其中，所述碳层的外侧壁包括与所述源极层接触的第一部分和与所述栅极绝缘层接触的第二部分。
16.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括栅极图案和绝缘图案；
导体部，所述导体部与所述层叠结构间隔开；
沟道层，所述沟道层穿透所述层叠结构；
存储器层，所述存储器层穿透所述层叠结构，并且围绕所述沟道层；以及
选择晶体管，所述选择晶体管位于所述层叠结构和所述导体部之间，
其中，所述选择晶体管包括：
碳层，所述碳层与所述导体部和所述沟道层接触；
选择栅极，所述选择栅极与所述碳层间隔开；以及
栅极绝缘层，所述栅极绝缘层位于所述选择栅极和所述碳层之间。
17.根据权利要求16所述的半导体装置，其中，所述导体部电连接到位线。
18.根据权利要求16所述的半导体装置，该半导体装置还包括由所述沟道层围绕的填充层，
其中，所述碳层的内侧壁与所述填充层的外侧壁接触。
19.根据权利要求16所述的半导体装置，其中，所述碳层的顶面与所述导体部的底面接触，并且
所述碳层的底面与所述沟道层的顶面接触。
20.根据权利要求16所述的半导体装置，其中，所述栅极绝缘层与所述碳层、所述沟道层和所述存储器层接触。
21.一种制造半导体装置的方法，该方法包括以下步骤：
形成第一初步选择晶体管；
形成穿透所述第一初步选择晶体管的第一碳层；
在所述第一初步选择晶体管上形成层叠结构；以及
形成穿透所述层叠结构的沟道层，该沟道层与所述第一碳层肖特基连接。
22.根据权利要求21所述的方法，该方法还包括以下步骤：
在所述层叠结构上形成第二初步选择晶体管；以及
形成穿透所述第二初步选择晶体管的第二碳层。
23.根据权利要求22所述的方法，其中，所述第二碳层与所述沟道层肖特基连接。
24.根据权利要求21所述的方法，其中，所述第一初步选择晶体管包括牺牲栅极以及覆盖所述牺牲栅极的顶面和底面的第一栅极绝缘部。
25.根据权利要求21所述的方法，该方法还包括以下步骤：形成穿透所述第一初步选择晶体管的第二栅极绝缘部。
26.根据权利要求25所述的方法，其中，所述第二栅极绝缘部围绕所述第一碳层。
27.根据权利要求21所述的方法，该方法还包括以下步骤：
形成初步源极结构；以及
去除所述第一碳层的下部，
其中，所述第一碳层的所述下部设置在所述初步源极结构中。
CN202010921335.2A 2020-02-28 2020-09-04 半导体装置和该半导体装置的制造方法 Pending CN113327930A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200025559A KR20210110086A (ko) 2020-02-28 2020-02-28 반도체 장치 및 그의 제조 방법
KR10-2020-0025559 2020-02-28

Publications (1)

Publication Number Publication Date
CN113327930A true CN113327930A (zh) 2021-08-31

Family

ID=77413123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010921335.2A Pending CN113327930A (zh) 2020-02-28 2020-09-04 半导体装置和该半导体装置的制造方法

Country Status (3)

Country Link
US (2) US11411017B2 (zh)
KR (1) KR20210110086A (zh)
CN (1) CN113327930A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004049452A1 (de) * 2004-10-11 2006-04-20 Infineon Technologies Ag Mikroelektronisches Halbleiterbauelement und Verfahren zum Herstellen eines mikroelektronischen Halbleiterbauelements
US20140112049A1 (en) * 2012-10-22 2014-04-24 SK Hynix Inc. Semiconductor memory device and method for manufacturing the same
JP2015050434A (ja) * 2013-09-04 2015-03-16 古河電気工業株式会社 窒化物半導体装置
CN105374826A (zh) * 2015-10-20 2016-03-02 中国科学院微电子研究所 三维半导体器件及其制造方法
CN106256023A (zh) * 2014-04-24 2016-12-21 佛罗里达大学研究基金会公司 用于高功率电子器件的可调势垒晶体管
CN106684251A (zh) * 2016-12-09 2017-05-17 武汉华星光电技术有限公司 柔性垂直沟道有机薄膜晶体管及其制作方法
US20170358356A1 (en) * 2016-06-09 2017-12-14 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20190295956A1 (en) * 2018-03-20 2019-09-26 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314678A1 (en) * 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
US9343469B2 (en) * 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
KR20170000462A (ko) 2015-06-23 2017-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102551350B1 (ko) 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN110800108B (zh) * 2019-09-20 2021-09-14 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
KR20210058168A (ko) 2019-11-13 2021-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004049452A1 (de) * 2004-10-11 2006-04-20 Infineon Technologies Ag Mikroelektronisches Halbleiterbauelement und Verfahren zum Herstellen eines mikroelektronischen Halbleiterbauelements
US20140112049A1 (en) * 2012-10-22 2014-04-24 SK Hynix Inc. Semiconductor memory device and method for manufacturing the same
JP2015050434A (ja) * 2013-09-04 2015-03-16 古河電気工業株式会社 窒化物半導体装置
CN106256023A (zh) * 2014-04-24 2016-12-21 佛罗里达大学研究基金会公司 用于高功率电子器件的可调势垒晶体管
CN105374826A (zh) * 2015-10-20 2016-03-02 中国科学院微电子研究所 三维半导体器件及其制造方法
US20170358356A1 (en) * 2016-06-09 2017-12-14 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN106684251A (zh) * 2016-12-09 2017-05-17 武汉华星光电技术有限公司 柔性垂直沟道有机薄膜晶体管及其制作方法
US20190295956A1 (en) * 2018-03-20 2019-09-26 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
KR20210110086A (ko) 2021-09-07
US20210272969A1 (en) 2021-09-02
US11411017B2 (en) 2022-08-09
US11818892B2 (en) 2023-11-14
US20220320118A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
US20230269944A1 (en) 3d semiconductor device and array layout thereof
US11678487B2 (en) Electronic device having stacked structures and method for manufacturing the same
US11469247B2 (en) Semiconductor device and manufacturing method of a semiconductor device
US10930657B2 (en) Semiconductor device and method of manufacturing the same
US10573656B2 (en) Semiconductor device and method of manufacturing the same
US20160218107A1 (en) Three-dimensional semiconductor device
CN109671712B (zh) 半导体器件及其制造方法
US11322517B2 (en) Semiconductor device and manufacturing method thereof
US20240081054A1 (en) Method of manufacturing semiconductor device
US11751376B2 (en) Semiconductor memory device and manufacturing method thereof
US11765896B2 (en) Semiconductor device with stepped source structure
US11818892B2 (en) Semiconductor device and manufacturing method of semiconductor device
US20230189527A1 (en) Semiconductor integrated circuit device and method of manufacturing the semiconductor integrated circuit device
US20230020017A1 (en) Method of manufacturing semiconductor device
CN117082867A (zh) 半导体存储器装置
KR20220016716A (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN117098399A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination