CN106256023A - 用于高功率电子器件的可调势垒晶体管 - Google Patents

用于高功率电子器件的可调势垒晶体管 Download PDF

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Abstract

提供了可在高功率电子器件中使用的可调势垒晶体管的各种方面。在一个例子中，除了别的以外，可调势垒晶体管还包括：无机半导电层；包括布置在无机半导电层上的纳米碳膜的源极电极；布置在纳米碳膜上的栅极介电层；以及布置在纳米碳膜的至少一部分之上的栅极介电层上的栅极电极。纳米碳膜可形成与无机半导电层的源极‑沟道界面。由栅极电极产生的栅极场可调制在源极‑沟道界面处的势垒高度。栅极场也可调制在源极‑沟道界面处的势垒宽度。

Description

用于高功率电子器件的可调势垒晶体管
相关申请的交叉引用
本申请要求2014年4月24日提交的标题为“TUNABLE BARRIER TRANSISTORS FORHIGH POWER ELECTRONICS”的具有序列号61/983,779的共同未决的美国临时申请的优先权，该临时申请特此通过引用被全部并入。
关于联邦资助的研究或发展的声明
本发明是政府在根据由美国国家科学基金会授予的协定CCS-1232018支持之下做出的。政府对本发明具有某些权利。
背景
功率转换用于调节和分配电力，或者是沿着高电压电力线以兆瓦传输或者是通过计算机的逻辑门以纳安培驱动。用于从一个电压或相位跨到另一电压或相位、将AC转化成DC或隔离馈电线的功率转换单元，对于它们的操作，依赖于电子开关。理想的开关在具有对电流接近零的电阻的接通状态和对开关频率的范围接近无穷大的电阻的断开状态之间摆动。
附图的简要说明
参考以下附图可更好地理解本公开的很多方面。在附图中的部件不一定按比例，相反强调清楚地说明本公开的原理。而且，在附图中，相似的参考数字在全部几个视图中指示相应的部件。
图1A和1B是根据本公开的各种实施方式的可调势垒晶体管(TBT)器件的例子的视图。
图2是根据本公开的各种实施方式的碳纳米管的稀释网(dilute network)的原子力显微图像。
图3是根据本公开的各种实施方式的在TBT中工作的电流注入调制机构的示意图。
图4A-4B和5A-5B是根据本公开的各种实施方式的可调势垒晶体管(TBT)器件的例子的视图。
图6是根据本公开的各种实施方式的包括若干启用碳纳米管的垂直TBT器件的原型硅基器件的图像。
图7A-7D和8A-8B是示出根据本公开的各种实施方式的基于硅的、启用碳纳米管的垂直TBT器件的性能的曲线图。
图9A和9B是示出根据本公开的各种实施方式的另一启用碳纳米管的垂直TBT器件的传递和输出曲线的例子的曲线图。
详细描述
在本文公开了涉及可在高功率电子器件中使用的可调势垒晶体管的各种例子。现在将详细参考如在附图中示出的实施方式的描述，其中相似的数字在全部几个视图中指示相似的部件。
虽然传统机电系统可适应电网级负载，它们减慢开关速度——在秒或分钟的数量级上，限制电网整体的效率。固态电子开关(例如MOSFET和IGBT)另一方面可在从赫兹的10s到吉赫兹的100s的频率的宽带宽下有效地被接通和断开，但它们被限制到低和中等水平功率管理应用。具有穿孔的碳纳米管和/或石墨烯的使用允许分立和集成可调势垒晶体管的开发，可调势垒晶体管在接通时可有效地驱动非常大的电流(>100A)，同时在它们的断开状态中阻断大电压(>1kV)。
参考图1A和1B，分别示出基于硅的、启用碳纳米管的垂直可调势垒晶体管(TBT)100的例子的透视图和横截面视图。垂直TBT 100包括布置在无机硅层(或由例如晶体半导体制成的衬底)102的一侧上的漏极电极101。在无机硅层102的另一侧上的是包括暴露下层半导体102的开口或间隙的介电层103(例如SiO2)。在图1A和1B的例子中，碳纳米管104的稀释网越过介电层103和暴露的半导体层102延伸到布置在与半导体层102相对的介电层103上的源极电极触头105。在一些实施方式中，源极电极触头105可在碳纳米管104的稀释网的一部分之上形成以形成源极电极。
碳纳米管104的稀释网可包括单壁纳米管(SWNT)。图2示出碳纳米管104的稀释网的例子的原子力显微图像。图像示出在1微米x 1微米长度规模下在TBT器件100中使用的一般纳米管表面密度。亮的线性物体是由每捆1到10个纳米管组成的单壁碳纳米管捆。在一些实施方式中，具有穿孔的石墨烯的薄层可代替碳纳米管104来使用。碳纳米管和石墨烯与常规金属的关键差别是这些纳米碳的低密度状态(DOS)给它们赋予可调费米能级——在高DOS常规金属中看不到的东西。
回来参考图1A和1B，电介质106的薄层在源极电极触头105之间布置在碳纳米管104的稀释网上的整个TBT 100上。栅极电极106在介电层103的开口或间隙中布置在碳纳米管104的稀释网之上的薄介电层106上。栅极场可经由在稀释网中的纳米管之间的开口区接近在纳米管104的网和无机半导体102之间的界面，以修改肖特基势垒并从而控制通过无机半导体102在源极电极触头105之间流到漏极101的电流。在稀释纳米管网104的SWNT捆(图2)之间的间隔允许栅极场容易接近纳米管-半导体界面。在实质上较高的碳纳米管表面密度下(或具有连续的石墨烯薄层)，栅极场相对于纳米管-半导体界面部分被屏蔽并通过穿过管/薄层被减弱，而不是能够绕过碳纳米管104。
启用碳纳米管或石墨烯的可调势垒晶体管(CN-TBT或G-TBT)基于在纳米碳源极触头和无机半导体沟道之间形成的栅极可调肖特基势垒。因为金属半导体结的特征由在结搭配之间的费米能级偏移规定(到第一阶)，如果结的“金属”侧是碳纳米管或石墨烯，则它的费米能级的栅极场调节提供调节结特征的方式。
不是如在常规晶体管中的控制在两个欧姆触头之间的半导体沟道的载流子密度，栅极电压调制在源极-沟道界面处的势垒高度和宽度。参考图3，示出在TBT 100中工作的电流调制机构的示意图。不是控制在欧姆源极和漏极电极之间的沟道区中的载流子浓度，栅极电极控制在源极电极和半导体沟道之间形成的肖特基结处的电荷注入势垒的高度(实线303)和宽度(点线306)。初始肖特基势垒帮助限制断开状态漏电流，同时栅极引起的势垒降低和薄化导致在接通状态中的全欧姆注入(势垒也可由依赖于源极漏极偏压的在半导体中的图像-力效应降低)。通过在反向偏压中操作器件，可实现非常大的驱动电流，同时维持高接通/断开比。
TBT 100的值得注意的方面包括：
●包括低能态密度半金属(例如石墨烯薄层或碳纳米管膜)的可调功函数源极电极；
●允许栅极场接近半导电材料的源极电极膜的所设计的孔隙度和电场透明度；
●在闭塞的源极电极(ungated source electrode)和半导电沟道之间形成的肖特基势垒；
●用于选通源极电极和相邻半导体以便控制在接触势垒两端的电阻的机构；
●具有高电流承载能力和电场击穿的无机半导电沟道(硅或宽带隙无机半导电或半绝缘材料，包括但不限于，GaN、SiC、AIN和/或钻石)；以及
●器件几何结构，其中源极触头在正常操作期间相对于漏极电极被反向偏压。
参考图4A到4B，示出垂直TBT 100的另一例子的图形表示。图4A包括连续层被剥离以示出层顺序的顶视图，以及示出沿着所指示的虚线的连续层的横截面视图，其中层101是最底部的层。图4B示出透视图，其中连续层被剥离以进一步示出层顺序。在图4A和4B的例子中，TBT 100被制造在由层102表示的晶体无机半导体(例如Si、GaAs、GaN或SiC)上。层101是沉积到半导体层102的背侧上的漏极金属电极。为了确保与漏极电极101的欧姆接触的目的，半导体102可包括在漏极电极(未示出)之下的高掺杂稀释层。
在半导体的顶表面(与漏极电极101相对)上的是氧化物或氮化物介电层103(例如大约10nm到大约500nm厚)，其被图案化到一组相邻线内以暴露下层半导体(SC)102。虽然在图4A中只示出3个平行线，可根据由TBT器件100控制的总的最大电流来修改这样的线的数量以及它们的长度、宽度和在线之间的间距。层104代表碳纳米管的稀释网。稀释纳米管网104具有完全位于具有按质量范围从大约0.05μg/cm2到大约1.0μg/cm2的表面密度的渗漏阈值之上的纳米管表面密度。
如可在图4A和4B中看到的，纳米管网104横越电介质线103的顶部平放并向下延伸到在电介质线103之间的被暴露的半导体102上。纳米管网104形成源极电极的一部分。金属(例如Al、Mo、Au、Cr和/或Pd)然后使用光刻法通过消减蚀刻进行沉积和限定以形成源极电极触头105，其接触只在介电层线103的顶部上的纳米管网络104。在TBT器件100的至少一侧上(见点线框区108)，电介质在相邻电介质线103之间延伸，且源极触头105的金属电连接在电介质103之上的所有金属源极接触线105。
在介电层106的随后沉积之后，在这个区中的金属105的至少一部分将最终被暴露，用于产生与源极电极的电连接。因为在半导体表面处的悬空键是可影响肖特基势垒形成的表面状态的源，可紧接着在薄(例如大约30到大约100nm厚)介电层106沉积在整个表面上(包括在被暴露的半导体102、纳米管网104、电介质线103和源极接触线105上)之前，在这个步骤在原位使用稀释纳米管网104来执行半导体表面(例如被控制了厚度的Si或薄的原产氧化物的氢终端(hydrogen termination))的化学钝化。这个薄介电层106是栅极电介质。
栅极电极107的金属接着被沉积并图案化，使得电极位于纳米管网络104的部分之上，其不被源极电极触头105覆盖。通过避免栅极和源极触头重叠，可减小寄生电容。当源极、漏极和栅极引脚分别附着到相应的金属触头101、105和107时，TBT器件100在功能上是完整的。TBT 100可被封装以保护其免受元件影响并提供吸热。
在TBT器件100中，晶体半导体不能沉积到纳米管上。替代地，纳米管104的稀释网络沉积到半导体102上，且栅极电介质106沉积到半导体表面上的纳米管网104上。为了使栅极电极107对源极-漏极电流施加控制，栅极介电层106应是大约100nm或更小(例如大约3到100nm、大约10到100nm、大约25到100nm或大约50到100nm)以在合理的栅极电压下接通和断开TBT器件100。
纳米管网104的载流能力可指示TBT器件100的电流限制。在网104中的每个纳米管可携带高达大约25μA的限制。在这个点之上，电子光子耦合开始饱和，进一步限制随着电压的增加而增加电流。源极触头电极线105提供将电流馈送到向下延伸到半导体102的稀释纳米管网104的汇流条。假设在汇流条之间的10微米间距，每个间距具有10微米宽，则可估计对于在从大约0.05μg/cm2到大约1.0μg/cm2的范围内的纳米管表面密度，垂直TBT 100的电流限制将在每cm2几万安培的数量级上。
在宽带隙半导体(例如GaN、SiC和钻石)的制造中的改进方面，暗示有成本效益的宽带隙半导体(WBS)晶圆将变得更广泛可得到。在宽带隙半导体(例如GaN、SiC、AIN或钻石)(在载体衬底上的体晶圆或外延层)上构建TBT应允许类似的电流密度，但具有好得多的阻断电压额定值。阻断电压是功率器件的品质因数，且是击穿电场的函数，半导体材料的基本特性。对于等效的接通状态电阻，在GaN、SiC和钻石中的击穿电压分别超过硅的击穿电压200、500和几千倍，暗示TBT器件100可受益于在阻断电压额定值方面的类似的大幅增加。
在这些硅器件中的输出电流可由总接通电阻限制。CNT膜电阻RCNT和硅沟道电阻RSi都可进一步被优化以提高输出电流密度而不牺牲接通/断开比。减小到硅开口(或沟槽)的边缘的源极触头金属的距离和有源界面的宽度可将寄生薄层电阻减小10倍而不需要高分辨率图案化。如果使用具有100nm层的超薄绝缘体上硅(SOI)衬底(或外延GaN或SiC衬底)，半导电沟道的厚度也可减小高达500,000倍。这应允许这些TBT器件100接近30,000A/cm2的我们的纳米管膜的理论载流能力限制，远远超过现有技术水平的功率晶体管。
虽然讨论了垂直集成的TBT器件，所述概念可扩展到横向架构。横向TBT器件并排放置源极和漏极电极，有源半导电沟道在其间。在这个配置中，栅极电极可被制造成与源极电极和类似于现有肖特基势垒MOSFET设计的沟道都重叠。在这种情况下，源极电极、纳米管和沟道的功函数由栅极场调节。实际上，该TBT器件将能够支持在接通状态中的高载流能力和在断开状态中期望的高阻断电压。此外，额外或可选的栅极可放置在半导电沟道之下以提供更强的杠杆臂用于跨导(例如减小亚阈值摆幅和/或增加摆动速度)。
接着参考图5A和5B，其示出横向TBT 200的例子的图形表示。图5A包括连续层被切掉以示出层顺序的顶视图，以及示出沿着所指示的虚线的连续层的横截面视图。横向方向允许器件200便于大阻断电压。TBT 200包括在无机半导体层203的一侧上的后栅极201和后栅极电介质202。图5B包括TBT 200a(所有层适当的位置上)在和TBT 200b(出于说明的原因，其中顶部栅极介电层209和顶部栅极电极210被移除)的顶视图。如TBT 200b所示的，漏极电极的碳纳米管205的稀释网布置在介电层204和通过介电层204可接近的半导体203的部分之上。漏极电极触头206耦合到碳纳米管205的稀释网络以形成漏极电极。源极电极的碳纳米管207的稀释网络也布置在介电层204和通过介电层204可接近的半导体203的部分之上。源极电极触头208耦合到碳纳米管207的稀释网络以形成源极电极。如由TBT 200a所示的，顶栅极介电层209布置在整个TBT 200上，覆盖漏极和源极电极，且金属顶栅极电极210位于分别在漏极和源极电极触头206和208之间的顶栅极介电层209上。
横向TBT器件200仍然依赖于在可调功函数源极电极(包括有或没有穿孔的碳纳米管或石墨烯的稀释网)和半导电沟道之间形成的栅极调制肖特基势垒。然而，在图5A和5B中的横向TBT 200中，源极电极207和漏极的电极205实际上放置成与由无机半导体层203形成的半导电沟道在同一平面中。栅极电介质209和金属栅极电极210都越过沟道延伸出源极电极触头208的边缘至漏极电极触头206。这允许沿着整个沟道的载流子浓度被调制以及势垒在源极触头208处进行电荷注入。横向TBT 200的这个布局还允许在漏极电极205的选择中的灵活性。例如，欧姆或肖特基接触可制造成与常规金属电极或与另一可调功函数纳米碳电极。对称结构(源极电极207和漏极电极205是纳米碳膜)的选择导致在正向和反向偏压中的对称电流输出。
顶栅极叠层(纳米管网209和触头210)可位于源极电极/半导体界面之上，就像在垂直TBT器件100(图4A和4B)中一样。然而，如果薄主体半导体203用作半导体沟道(例如SOI、Si上GaN或外延半导体)，则额外或可选的后栅极叠层(后栅极201和电介质202)可放置在半导体沟道203之下。这允许半导电沟道的更好的栅极控制和在纳米碳源极电极(纳米管网207)和下层半导体203之间的界面的更完全的选通。薄主体还导致更常规的电流饱和行为，其可能对操作稳定性是有用的。这个横向架构也容易允许半导电沟道是二维(2D)电子气体(例如AlgaN/GaN高电子移动性晶体管(HEMT))。
在图5A和5B的实施方式中，源极触头208和漏极触头206通过介电层204与半导电沟道隔离，纳米碳覆盖在介电层204之上。为了减小处理步骤的数量，一些实现可消除介电层204。在这样的情况下，选择触头金属，使得当它们产生与纳米碳电极(有或没有穿孔的碳纳米管或石墨烯的稀释网)的良好欧姆接触时，它们形成对半导体203的强肖特基势垒。如果到沟道的肖特基势垒足够大，则来自触头206和208的漏电流(在断开状态中)将是可忽略的，虽然接通电流将通过直接从触头206和208到半导体203内的额外电荷注入(除了来自纳米碳电极的注入以外)而增强。
触头布局也可以比所描绘的更复杂，以便最大化电流密度，并可延伸(有效地增加沟道宽度)以制造具有非常高的总电流输出的大器件。晶体管特性非常依赖于半导电沟道材料的选择和长度(在源极电极207和漏极电极205之间的距离)。这两者的谨慎选择可用于平衡初始肖特基势垒、接通电流沟道电阻和阻断电压要求。
为了展示器件操作机制，使用500μm单晶硅层102作为半导电沟通来实现图1B所示的垂直TBT 100。在这个实施方式中，碳纳米管104的稀释膜用作可调功函数源极电极。纳米管104的功函数由被薄高k Al2O3电介质106隔离的顶栅极107调制。纳米管源极电极105与充当垂直集成沟道层的硅晶圆102的钝化表面103接触。在硅晶圆102的背侧上制造漏极触头101，将沟道长度定义为硅晶圆102的厚度。图6示出由具有公共漏极和四个独立的栅极电极的20个垂直CN-TBT 100组成的原型硅基器件的图像。
为了制造垂直TBT器件100，欧姆漏极电极101首先在500μm厚的p型<100>硅晶圆102(硼，p＝5Ωcm)的背侧上产生。光致抗蚀剂的厚膜旋转到顶表面上以允许200nm热氧化物层103的缓冲氧化物腐蚀(BOE)。硅晶圆102接着被立即装入热蒸发室内，且80nm的Al沉积在硅晶圆102的整个背侧表面之上。在氩环绕的手套箱中的30分钟300℃退火使在表面处的Al扩散到硅102内，产生与Al接触的重掺杂Si区。欧姆漏极触头101通过将20nm的Cr和40nm的Au沉积在Al层的顶部上来完成。
为了使纳米管产生直接与硅的接触，在硅102的前表面上用光刻法图案化20μm宽沟槽，并使用BOE腐蚀热氧化物103。接着经由剥离过程在离沟槽的边缘30μm处图案化Cr/Au(20/30nm)源极触头105。
然后在沟槽之上转移2mm宽稀释(2nm)纳米管膜104。在其它地方描述合成和转移过程。见例如A.G.Rinzler等人的“Large-scale purification of single-wall carbonnanotubes:process,product,and characterization”(Applied Physics A MaterialsScience&Processing,vol.67,no.1,pp.29-37,1998)。在转移之后，纳米管膜104被图案化到连接位于相间隔260μm处的两个源极触头105的400μm宽带内。然后在250℃下将衬底102烘烤30分钟以脱掺杂(dedope)纳米管。
肖特基触头的行为受硅-纳米管界面的细节影响。使用薄SiOx层在转移后钝化界面。样品被浸在稀释BOE溶液(20:1,DI:BOE)中8分钟以确保在纳米管转移过程期间形成的原产氧化物被完全移除。样品然后在1.5AMU太阳模拟器照射下被放置在周围环境大气中2个小时，导致在纳米管之下的薄SiOx钝化层。
接着，通过多步骤原子层沉积(ALD)过程来沉积60nm Al2O3栅极电介质106。为了确保高质量电介质，通过蒸发3个连续子单层Al膜(每个0.5nm)并在沉积之间使样品短暂地暴露于空气来催化生长。接着使用暴露模式ALD在90℃下使10nm Al2O3层生长，接着在200℃下通过标准热ALD生长的50nm层。这个过程确保具有>20V的最小击穿电压的栅极氧化物在整个衬底之上(且特别地在纳米管之上)均匀地生长。只包括其后是在200℃下的标准模式过程的在90℃下的暴露模式ALD多步骤ALD过程也被发现给出在纳米管和整个衬底之上的具有>20V的击穿电压的良电介质膜。
最后，在整个沟槽之上通过剥离过程来图案化Cr/Au(20/30nm)栅极电极107，且Al腐蚀剂用于腐蚀穿过顶栅极氧化物到源极触头105的通孔。在图1C中示出完成的垂直TBT器件100。
相对于接地源极电极105来给栅极107和漏极191加偏压，且使用Kiethley 2600源极仪表和探测台在周围环境大气中在室温下测量TBT器件100。两个源极电极105都接触以最小化纳米管膜104的寄生串联电阻的影响。
参考图7A-7D，示出了说明垂直CN-TBT器件100的性能的曲线图。图7A示出在-0.2V的偏压下的CN-TBT 100的晶体管操作传递曲线。基于碳纳米管与硅沟槽重叠的面积(20μmx 400μm)来计算电流密度。对零栅极偏压观察到的相对高的输出电流指示初始肖特基势垒高度不像可能期望的一样大，但可使用硅表面的提高的钝化进行优化。在理想肖特基-莫特限制中，势垒高度应是大约04eV。对中等±6V栅极电压范围观察的大跨导展示组合的栅极引起的势垒高度降低和变薄的有效性。
图7B-7D示出各种栅极和源极-漏极偏压的CN-TBT 100的输出曲线。在图7B和7C中绘制(线性和对数标度)0到-2V的源极-漏极偏压范围的输出曲线。如图7D所示，将栅极和偏压范围分别延伸到高达20V和-10V产生超过200A/cm2的最大接通电流密度，栅极漏电流仅每cm210s的μA。CN-TBT器件100维持超过106的接通/断开比，而不考虑这些大操作电压，展示它们有效地调节非常大的电流的能力。
参考图8A和8B，示出了说明正向与反向偏压输出特性的比较的曲线图。关于源极触头肖特基势垒的反向偏压是CN-TBT器件100的实际操作的重要方面。这可在图8A的完全输出行为中看到，图8A示出源极-漏极和栅极偏压分别高达|2V|和|6V|的完全输出曲线。偏压的范围(在该偏压的范围内，栅极可有效地调节电流)在正向偏压状况中非常窄。这与图8B所示的反向偏压模式相反，其中接通/断开比对整个偏压范围保持高。图8B描绘对大部分反向模式漏极电压超过106的电流调节的幅度，而在正向偏压中快速下降到100之下。此外，对正向和反向偏压模式的几乎相等的最大接通电流暗示当CN-TBT器件100接通时，CNT/硅结作为良欧姆触头来运转。
垂直TBT器件100还被构建在n型硅晶圆上，导致n沟道晶体管，这对互补低功率耗散器件(例如逆变器)是重要的。图9A示出在2V的偏压下在n型硅(磷，ρ＝0.5Ωcm)上的CN-TBT 100的晶体管操作传递曲线。图9B示出各种栅极和源极-漏极偏压的CN-TBT 100(n型)的输出曲线，达到分别在20V和10V的栅极和偏置电压处的218A/cm2的最大输出电流。
最后，描述了借助于被构建有纯半导电单壁碳纳米管来实现在断开状态中的大阻断电压的垂直TBT器件100。最近几年来在分离金属与半导电纳米管方面的发展，已经产生了商业可售的被提纯到99.9％(或更好)半导电纳米管的单壁碳纳米管。对于包含金属和半导电纳米管的混合物的未分离的SWNT，在混合物中的金属纳米管的载流子密度绝不由于栅极场减小到零。在构建有所有半导电纳米管的垂直TBT器件中，除了对肖特基势垒高度和宽度的栅极电压控制以外，栅极还得到对在半导电碳纳米管中的载流子密度的控制。在这种情况下，栅极可将纳米管的费米能级深度推到纳米管带隙内，导致实际上为零的载流子密度，因而提供用于使器件接通和断开的第三机构。半导电纳米管还可在横向沟道器件或所讨论的其它实现中使用。
可调势垒晶体管提供有效地驱动非常大的电流并阻断大电压的能力，这可能在高功率应用(例如高功率电子器件)中是有利的。在实施方式中，可调势垒晶体管包括：无机半导电层；源极电极，其包括布置在无机半导电层的第一侧的一部分上的纳米碳膜，纳米碳膜形成与无机半导电层的源极-沟道界面；布置在源极电极的纳米碳膜上的栅极介电层；以及布置在被布置为在无机半导电层的第一侧的一部分上的、源极电极的纳米碳膜的至少一部分之上的栅极介电层上的栅极电极，其中由栅极电极产生的栅极场调制在源极-沟道界面处的势垒高度。无机半导电层可以是n型无机半导体层或p型无机半导电层。由栅极电极产生的栅极场也可调制在源极-沟道界面处的势垒宽度。
在各种实施方式中，无机半导电层包括晶体半导体。晶体半导体可以是单晶半导体。无机半导电层可包括硅(Si)、氮化镓(GaN)、碳化硅(SiC)、氮化铝(AIN)或钻石。在一些实施方式中，源极电极的纳米碳膜包括碳纳米管的稀释网。碳纳米管的稀释网可具有按照质量在大约0.05μg/cm2到大约1.0μg/cm2的范围内的纳米管表面密度。碳纳米管的稀释网可包括具有99.9％或更好的纯度的纯半导电纳米管的稀释网。在实施方式中，源极电极的纳米碳膜包括具有穿孔的石墨烯的薄层。
在各种实施方式中，栅极电介质包括高k电介质。栅极电介质的厚度可以是大约100nm或更小。栅极电介质可展示在大于25伏或大于10伏下的电介质击穿。在一个实施方式中，除了别的以外，可调势垒晶体管还可包括布置在无机半导电层的与第一侧相对的第二侧上的漏极电极。在一些实施方式中，可调势垒晶体管可包括布置在无机半导电层的第一侧的一部分上的介电层；以及布置在介电层上的源极电极的源极触头，其中源极电极的纳米碳膜耦合到源极触头。栅极介电层可进一步布置在源极触头上。
在各种实施方式中，可调势垒晶体管可包括漏极电极，其包括布置在无机半导电层的第一侧的另一部分上的纳米碳膜，漏极电极与源极电极分开一段距离。栅极介电层可进一步布置在漏极电极的纳米碳膜和在源极和漏极电极之间的沟道的至少一部分上；以及栅极电极可进一步布置在被布置为在无机半导电层的第一侧的另一部分上的、漏极电极的纳米碳膜的至少一部分之上的栅极介电层上。漏极电极的纳米碳膜可包括碳纳米管的稀释网。碳纳米管的稀释网可包括纯半导电纳米管的稀释网。在一个实施方式中，漏极电极的纳米碳膜包括石墨烯的薄层。在一些实施方式中，可调势垒晶体管可包括布置在无机半导电层的第一侧的一部分上的介电层；以及布置在介电层上的漏极电极的漏极触头，其中漏极电极的纳米碳膜耦合到漏极触头。栅极介电层可进一步布置在漏极触头上。在各种实施方式中，可调势垒晶体管可包括布置在无机半导体层的与第一侧相对的第二侧上的后栅极电极。
应强调，本公开的上面所述的实施方式仅仅是为了对本公开的原理的清楚理解而阐述的实现的可能的例子。可对上面所述的实施方式做出很多变化和修改，而实质上不偏离本公开的精神和原理。所有这样的修改和变化被认为包括在本文中的本公开的范围内并由下面的权利要求保护。
应注意，在本文中比、浓度、数量和其它数值数据可表示为范围格式。应理解，这样的范围格式为了方便和简洁而被使用，且因此应以灵活的方式被解释以包括不仅明确地被列举为范围的限制的数值，而且包括在该范围内包括的所有单独数值或子范围，好像每个数值和子范围被明确地列举一样。为了说明，“大约0.1％到大约5％”的浓度范围应被解释为不仅包括大约0.1wt％到大约5wt％的明确列举的浓度，而且还包括在所指示的范围内的单独的浓度(例如1％、2％、3％和4％)和子范围(例如0.5％、1.1％、2.2％、3.3％和4.4％)。术语“大约”可包括根据数值的有效数字的传统四舍五入。此外，短语“大约“x”到“y””包括“大约“x”到大约“y””。

Claims (20)

1.一种可调势垒晶体管，包括：
无机半导电层；
源极电极，其包括布置在所述无机半导电层的第一侧的一部分上的纳米碳膜，所述纳米碳膜形成与所述无机半导电层的源极-沟道界面；
栅极介电层，其布置在所述源极电极的所述纳米碳膜上；以及
栅极电极，其布置在被布置为在所述无机半导电层的所述第一侧的所述一部分上的、所述源极电极的所述纳米碳膜的至少一部分之上的所述栅极介电层上，其中由所述栅极电极产生的栅极场调制在所述源极-沟道界面处的势垒高度。
2.如权利要求1所述的可调势垒晶体管，其中由所述栅极电极产生的所述栅极场还调制在所述源极-沟道界面处的势垒宽度。
3.如权利要求1所述的可调势垒晶体管，其中所述无机半导电层包括晶体半导体。
4.如权利要求3所述的可调势垒晶体管，其中所述晶体半导体是单晶半导体。
5.如权利要求3所述的可调势垒晶体管，其中所述无机半导电层包括硅(Si)、氮化镓(GaN)、碳化硅(SiC)、氮化铝(AIN)或钻石。
6.如权利要求1所述的可调势垒晶体管，其中所述源极电极的所述纳米碳膜包括碳纳米管的稀释网。
7.如权利要求6所述的可调势垒晶体管，其中所述碳纳米管的稀释网具有按照质量在大约0.05μg/cm2到大约1.0μg/cm2的范围内的纳米管表面密度。
8.如权利要求1所述的可调势垒晶体管，其中所述源极电极的所述纳米碳膜包括具有穿孔的石墨烯的薄层。
9.如权利要求1所述的可调势垒晶体管，其中所述栅极电介质包括高k电介质。
10.如权利要求9所述的可调势垒晶体管，其中所述栅极电介质的厚度是大约100nm或更小。
11.如权利要求10所述的可调势垒晶体管，其中所述栅极电介质展示在大于25伏处的电介质击穿。
12.如权利要求1所述的可调势垒晶体管，还包括布置在所述无机半导电层的与所述第一侧相对的第二侧上的漏极电极。
13.如权利要求1所述的可调势垒晶体管，还包括：
布置在所述无机半导电层的所述第一侧的一部分上的介电层；以及
布置在所述介电层上的、所述源极电极的源极触头，其中所述源极电极的所述纳米碳膜耦合到所述源极触头。
14.如权利要求13所述的可调势垒晶体管，其中所述栅极介电层还布置在所述源极触头上。
15.如权利要求1所述的可调势垒晶体管，还包括漏极电极，所述漏极电极包括布置在所述无机半导电层的所述第一侧的另一部分上的纳米碳膜，所述漏极电极与所述源极电极分开一段距离；其中
所述栅极介电层还布置在所述漏极电极的所述纳米碳膜和在所述源极电极和所述漏极电极之间的沟道的至少一部分上；以及
所述栅极电极还布置在被布置为在所述无机半导体层的所述第一侧的所述另一部分上的、所述漏极电极的所述纳米碳膜的至少一部分之上的所述栅极介电层上。
16.如权利要求15所述的可调势垒晶体管，其中所述漏极电极的所述纳米碳膜包括碳纳米管的稀释网。
17.如权利要求15所述的可调势垒晶体管，其中所述漏极电极的所述纳米碳膜包括石墨烯的薄层。
18.如权利要求15所述的可调势垒晶体管，还包括：
布置在所述无机半导电层的所述第一侧的一部分上的介电层；以及
布置在所述介电层上的、所述漏极电极的漏极触头，其中所述漏极电极的所述纳米碳膜耦合到所述漏极触头。
19.如权利要求18所述的可调势垒晶体管，其中所述栅极介电层还布置在所述漏极触头上。
20.如权利要求15所述的可调势垒晶体管，还包括布置在所述无机半导体层的与所述第一侧相对的第二侧上的后栅极电极。
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