KR20160145793A - 고전력 전자기기를 위한 조정 가능한 배리어 트랜지스터 - Google Patents

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샤오 첸
보 리우
미첼 오스틴 맥카시
앤드류 가브리엘 린즐러
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Abstract

고전력 전자기기에 사용될 수 있는 조정 가능한 배리어 트랜지스터의 다양한 양상이 제공된다. 일 예에서, 그 중에서도, 조정 가능한 배리어 트랜지스터는 무기 반도체 층; 무기 반도체 층 상에 배치되는 나노-탄소 막을 포함하는 소스 전극; 나노-탄소 막 상에 배치되는 게이트 유전체 층; 및 나노-탄소 막의 적어도 일부분 위의 게이트 유전체 층 상에 배치되는 게이트 전극을 포함한다. 나노-탄소 막은 무기 반도체 층과 소스-채널 인터페이스를 형성할 수 있다. 게이트 전극에 의해 생성되는 게이트 필드는 소스-채널 인터페이스에서 배리어 높이를 조절할 수 있다. 게이트 필드는 또한 소스-채널 인터페이스에서 배리어 폭을 조절할 수 있다.

Description

고전력 전자기기를 위한 조정 가능한 배리어 트랜지스터{TUNABLE BARRIER TRANSISTORS FOR HIGH POWER ELECTRONICS}
본 출원은 2014년 4월 24일에 출원된 일련번호 제 61/983,779 호의 "TUNABLE BARRIER TRANSISTORS FOR HIGH POWER ELECTRONICS"란 명칭의 공동-계류중인 미국 가출원에 대한 우선권을 청구하고, 이 출원은 전체가 본원에 인용에 의해 통합된다.
본 발명은 국립 과학 재단(National Science Foundation)에 의해 수여된 협약 ECCS-1232018 하에서 정부 지원으로 이루어졌다. 정부는 본 발명에서의 특정 권한을 갖는다.
컴퓨터의 논리 게이트를 통해 구동되는 고전압 전력 라인(power line) 또는 나노앰프(nanoamp)를 따라 전송되는 메가와트(megawatts)로 전기를 조절하고 분배하기 위해 전력 변환이 사용된다. 하나의 전압 또는 위상(phase)을 다른 것으로 스텝핑하도록, AC를 DC로 변환하도록, 또는 공급 라인을 격리시키도록 사용되는 전력 변환 유닛은 그 동작을 위한 전자 스위치에 의존한다. 이상적인 스위치는 전류 흐름에 대한 거의-제로의 저항을 가지는 온-상태(on-state)와 스위칭 주파수의 범위를 위한 무한 저항성에 근접하는 오프-상태(off-state) 사이에서 발진시킨다.
본 개시물의 많은 양상은 다음의 도면을 참조하여 더 잘 이해될 수 있다. 도면에서의 컴포넌트는 본 개시물의 원리를 명확하게 예시할 때 배치되는 대신에 스케일링하거나 강조할 필요는 없다. 더욱이, 도면에서, 유사 참조 숫자는 여러 조망의 전반에서 대응하는 파트를 지시한다.
도 1a 및 1b는 본 개시물의 다양한 실시예에 따른 조정 가능한 배리어 트랜지스터(tunable barrier transistor: TBT) 디바이스의 일 예의 도면이다.
도 2는 본 개시물의 다양한 실시예에 따른 탄소 나노튜브의 희석 망의 원자력 현미경 이미지(atomic force microscopy image)이다.
도 3은 본 개시물의 다양한 실시예에 따른 TBT에서 작용하는 전류-주입 조절 메커니즘의 개략도이다.
도 4a-4b 및 5a-5b는 본 개시물의 다양한 실시예에 따른 조정 가능한 배리어 트랜지스터(TBT) 디바이스의 예시도이다.
도 6은 본 개시물의 다양한 실시예에 따른 여러 탄소-나노튜브 가능한, 수직 TBT 디바이스를 포함하는 원형 실리콘-기반 디바이스의 이미지이다.
도 7a-7d 및 8a-8b는 본 개시물의 다양한 실시예에 따른 실리콘-기반의, 탄소-나노튜브 가능한, 수직 TBT 디바이스의 성능을 도시하는 플롯이다.
도 9a 및 9b는 본 개시물의 다양한 실시예에 따른 다른 탄소-나노튜브 가능한, 수직 TBT 디바이스의 전달 및 출력 곡선의 예를 도시하는 플롯이다.
고전력 전자기기에 사용될 수 있는 조정 가능한 배리어 트랜지스터에 관련되는 다양한 예가 본원에 개시된다. 도면에 도시된 바와 같은 실시예의 설명에 대한 참조가 상세하게 이루어질 것이고, 유사 참조 부호는 여러 조망 전반에서 유사한 부분을 표시한다.
전통적인 전기기계 시스템이 그리드-스케일 로드(grid-scale load)를 수용할 수 있는 한편, 그 시스템의 느린 스위칭 속도 ― 수초 또는 수분정도 ― 는 그리드의 효율성을 크게 제한한다. 고체-상태 전자 스위치(예를 들어, MOSFET 및 IGBT)는 다른 한편으로, 헤르츠(Hertz)의 10s 내지 기가헤르츠(gigaHertz)의 100s의 넓은 주파수 대역폭에서 효율적으로 스위치 온 및 오프될 수 있지만, 낮은 그리고 중간-레벨 전력 관리 애플리케이션(power management application)에 제한되었다. 탄소 나노튜브 및/또는 천공을 가지는 그라핀을 사용함으로써 오프 상태에서 큰 전압(>1kV)을 블로킹(blocking)하면서 온(on)일 때 매우 큰 전류(>100A)를 효율적으로 구동할 수 있는 이산의 집적된 조정 가능한 배리어 트랜지스터를 개발할 수 있게 된다.
도 1a 및 1b를 참조하면, 실리콘-기반의, 탄소-나노튜브 가능한, 수직 조정 가능한 배리어 트랜지스터(TBT)(100)의 일 예의 사시도 및 단면도가 각각 도시된다. 수직 TBT(100)는 무기 실리콘 층(또는 예를 들어, 결정성 반도체로 이루어지는 기판)(102)의 일 측 상에 배치되는 드레인 전극(101)을 포함한다. 무기 실리콘 층(102)의 타 측 상에는, 하부 반도체(102)를 노출시키는 개구(opening) 또는 갭(gap)을 포함하는 유전체 층(103)(예를 들어, SiO2)이 있다. 도 1a 및 1b의 예에서, 탄소 나노튜브(104)의 희석 망은 유전체 층(103) 및 노출된 반도체 층(102)에 걸쳐 반도체 층(102) 반대편의 유전체 층(103) 상에 배치되는 소스 전극 콘택트(105)까지 연장한다. 일부 구현에서, 소스 전극 콘택트(105)는 소스 전극을 형성하기 위해 탄소 나노튜브(104)의 희석 망의 일부분 위에 형성될 수 있다.
탄소 나노튜브(104)의 희석 망은 단일 벽 나노튜브(single wall nanotube: SWNT)를 포함할 수 있다. 도 2는 탄소 나노튜브(104)의 희석 망의 일 예의 원자력 현미경 이미지를 도시한다. 이미지는 1 미크론 × 1 미크론 길이 스케일(length scale)로 TBT 디바이스(100)에서 사용되는 전형적인 나노튜브 표면 밀도를 도시한다. 밝은, 선형 객체는 번들(bundle) 당 1 내지 10 나노튜브로 이루어지는 단일 벽 탄소 나노튜브 번들이다. 일부 실시예에서, 천공을 가지는 그라핀의 시트는 탄소 나노튜브(104) 대신에 사용될 수 있다. 탄소 나노튜브 및 그라핀과 종래의 금속으로부터의 핵심적 차이는 이들 나노탄소의 낮은 상태 밀도(density of state: DOS)가 높은 DOS의 종래 금속에서는 보이지 않았던, 조정 가능한 페르미 레벨(Fermi level)을 제공한다는 것이다.
다시 도 1a 및 1b를 참조하면, 소스 전극 콘택트(105) 사이에, 탄소 나노튜브(104)의 희석 망 상의 TBT(100)에 걸쳐 얇은 층의 유전체(106)가 배치된다. 게이트 전극(106)은 유전체 층(103)의 개구 또는 갭에서 탄소 나노튜브(104)의 희석 망 위의 얇은 유전체 층(106) 상에 배치된다. 게이팅 필드는 쇼트키 배리어(Schottky barrier)를 수정하고 그에 의해 드레인(101)에 대해 무기 반도체(102)를 통해 소스 전극 콘택트(105) 사이에 흐르는 전류를 제어하기 위해 희석 망에서의 나노튜브 사이의 개방 구역을 통해 나노튜브(104)의 망과 무기 반도체(102) 사이의 인터페이스를 액세스할 수 있다. 희석 나노튜브 망(104)의 SWNT 번들(도 2) 사이의 간격은 게이트 필드가 나노튜브-반도체 인터페이스를 용이하게 액세스할 수 있게 허용한다. 실질적으로 더 높은 탄소 나노튜브 표면 밀도에서(또는 연속적인 그라핀 시트로), 게이트 필드는 나노튜브-반도체 인터페이스로부터 부분적으로 스크리닝(screened)되고, 탄소 나노튜브(104)를 돌 수 있기보다는 오히려, 튜브/시트를 통과함으로써 약화된다.
탄소 나노튜브 또는 그라핀 가능한 조정 가능 배리어 트랜지스터(CN-TBT 또는 G-TBT)는 나노-탄소 소스 콘택트와 무기 반도체 채널 사이에 형성되는 게이트 조정 가능한 쇼트키 배리어에 기초한다. 금속-반도체 접합의 특성은 접합 파트너(partner) 사이의 페르미 레벨 오프셋에 의해 (제1 순서로) 설명되기 때문에, 접합의 "금속" 측은 탄소 나노튜브 또는 그라핀이라면, 그 페르미 레벨의 게이트 필드 조정은 접합 특성을 조정하기 위한 방식을 제공한다.
종래의 트랜지스터에서와 같이 2개의 옴 콘택트(Ohmic contact) 사이의 반도체 채널의 캐리어 밀도를 제어하기보다는, 게이트 전압은 소스-채널 인터페이스에서의 배리어 높이 및 폭을 조절한다. 도 3을 참조하면, TBT(100)에서 작용하는 현재의 조절 메커니즘의 개략도가 도시된다. 옴 소스와 드레인 전극 사이의 채널 구역에서의 캐리어 농도를 제어하기보다는, 게이트 전극은 소스 전극과 반도체 채널 사이에 형성되는 쇼트키 접합에서의 전하 주입 배리어의 높이(실선(303)) 및 폭(점선(306))을 제어한다. 초기의 쇼트키 배리어는 오프-상태 누설 전류를 제한하는데 도움이 되는 한편 게이트로 유발된 배리어의 저하 및 얇아지는 현상은 온 상태에서의 완전한 옴 주입을 발생시킨다(배리어는 또한 소스 드레인 바이어스 전압에 의존하는 반도체에서의 이미지-력 효과(image-force effect)에 의해 낮아질 수 있다). 역방향 바이어스로 디바이스를 동작시킴으로써, 높은 온/오프 비를 유지하면서 매우 큰 구동 전류가 달성될 수 있다.
TBT(100)의 두드러지는 양상은 다음을 포함한다:
· 그라핀 시트 또는 탄소 나노튜브 막과 같은 낮은 상태 밀도의 반금속으로 이루어지는 조정 가능한 일 함수 소스 전극;
· 게이트-필드가 반도체 재료를 액세스하게 허용하기 위한 소스 전극 막의 엔지니어링 다공성 및 전계 투명성;
· 언게이트(ungated) 소스 전극과 반도체 채널 사이에 형성되는 쇼트키 배리어;
· 콘택트 배리어에 걸친 저항을 제어하기 위해 소스 전극 및 인접 반도체를 게이팅하기 위한 메커니즘;
· 용량을 운반하는 높은 전류 및 전계 브레이크다운 둘 다를 가지는 무기 반도체 채널(실리콘 또는 넓은 밴드갭 무기 반도체 또는 반-절연 재료는 GaN, SiC, AlN 및/또는 다이아몬드를 포함하지만, 이에 제한되는 것은 아니다); 및
· 소스 콘택트가 정상 동작 동안 드레인 전극에 대해 역방향 바이어스되는 디바이스 기하학.
도 4a 및 4b를 참조하면, 수직 TBT(100)의 다른 예의 그래픽 표현이 도시된다. 도 4a는 층 순서를 도시하기 위해 접어올려진 연속적인 층을 가지는 최상면도 및 표시된 점선에 따른 연속적인 층을 도시하는 단면도를 포함하고, 여기서 층(101)은 맨 아래 층이다. 도 4b는 층 순서를 더 도시하기 위해 접어올려진 연속적인 층을 가지는 사시도를 도시한다. 도 4a 및 4b의 예에서, TBT(100)는 층(102)에 의해 표현되는 Si, GaAs, GaN 또는 SiC와 같은 결정성 무기 반도체 상에 제조된다. 층(101)은 반도체 층(102)의 후방 측 상에 증착되는 드레인 금속 전극이다. 반도체(102)는 드레인 전극(101)에 대한 옴 콘택트를 보증하기 위한 목적으로 드레인 전극(도시되지 않음) 하에 고도로 도핑된 확산 층을 포함할 수 있다.
(드레인 전극(101) 반대편의) 반도체의 최상면 상에는 하부 반도체(SC)(102)를 노출시키기 위해 인접 라인의 세트 내로 패터닝된 산화물 또는 질화물 유전체 층(103)(예를 들어, 약 10 내지 약 500 nm 두께)이 존재한다. 도 4a에 단지 3개의 평행선이 도시되는 한편, 그와 같은 라인의 수 뿐 아니라, 그 길이, 폭 및 라인 사이의 간격은 TBT 디바이스(100)에 의해 제어되는 총 최대 전류에 따라 수정될 수 있다. 층(104)은 탄소 나노튜브의 희석 망을 나타낸다. 희석 나노튜브 망(104)은 약 0.05 μg/㎠ 내지 약 1.0 μg/㎠의 질량 범위에 있는 표면 밀도를 가지는 침투 임계값(percolation threshold) 훨씬 위에 있는 나노튜브 표면 밀도를 가진다.
도 4a 및 4b에 나타날 수 있는 바와 같이, 나노튜브 망(104)은 유전체 라인(103)의 최상부에 걸쳐 있고 유전체 라인(103) 사이의 노출 반도체(102) 상에 정지한다. 나노튜브 망(104)은 소스 전극의 일부분을 형성한다. 유전체 층 라인(103)의 최상부 상에서만 나노튜브 망(104)을 접촉하는 소스 전극 콘택트(105)를 형성하기 위해 포토리소그래피(photolithography)를 사용하는 감산 에칭에 의해 금속(예를 들어, Al, Mo, Au, Cr 및/또는 Pd)이 그 후에 증착되고 정의된다. TBT 디바이스(100)의 적어도 일 측 상에(점선의 박스 구역(108)을 참조), 유전체는 인접한 유전체 라인(103) 사이를 움직이고 소스 콘택트(105)의 금속은 유전체(103) 위의 모든 금속 소스 콘택트 라인(105)을 전기적으로 연결한다.
유전체 층(106)의 후속적인 증착 후에, 이 구역에서의 금속(105)의 적어도 일부분은 소스 전극에 대한 전기적 연결을 만들기 위해 궁극적으로 노출될 것이다. 반도체 표면에서의 불포화 결합(dangling bond)은 쇼트키 배리어 형성에 영향을 미칠 수 있는 표면 상태의 근원이기 때문에, 노출된 반도체(102), 나노튜브 망(104), 유전체 라인(103) 및 소스 콘택트 라인(105) 상에를 포함하는, 전체 표면에 걸쳐 얇은(예를 들어, 약 30 내지 약 100 nm 두께) 유전체 층(106)이 증착되기 직전에, 반도체 표면의 화학적 부동화(passivation)(예를 들어, Si의 수소 말단기(hydrogen termination) 또는 제어된 두께의 얇은 토종 산화물(native oxide))는 이 단계에서 제자리에서 희석 나노튜브 망(104)으로 실행될 수 있다. 이러한 얇은 유전체 층(106)은 게이트 유전체이다.
그 다음에 전극이 소스 전극 콘택트(105)에 의해 커버되지 않는 나노튜브 망(104)의 일부분 위에 포지셔닝(positioned)되도록 게이트 전극(107)을 위한 금속이 증착되고 패터닝된다. 게이트 및 소스 콘택트 중복을 회피함으로써, 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다. 소스, 드레인 및 게이트 핀이 각각의 금속 콘택트(101, 105 및 107)에 부착될 때, TBT 디바이스(100)는 기능적으로 완성된다. TBT(100)는 그 엘리먼트로부터 보호하기 위해 그리고 방열(heat sinking)을 제공하기 위해 캡슐화(encapsulated)될 수 있다.
TBT 디바이스(100)에서, 결정성-반도체는 나노튜브 상에 증착될 수 없다. 대신에, 나노튜브(104)의 희석 망은 반도체(102) 상에 증착되고 게이트 유전체(106)는 반도체 표면상의 나노튜브 망(104) 상에 증착된다. 게이트 전극(107)이 소스-드레인 전류에 대한 제어를 가하기 위해, 게이트 유전체 층(106)은 TBT 디바이스(100)를 합당한 게이트 전압에서 턴 온 및 오프하기 위해 약 100 nm 또는 그 미만(예를 들어, 약 3 내지 100 nm, 약 10 내지 100 nm, 약 25 내지 100 nm, 또는 약 50 내지 약 100 nm)이어야 한다.
나노튜브 망(104)의 용량을 운반하는 전류는 TBT 디바이스(100)의 전류 한계를 설명할 수 있다. 망(104)에서의 각 나노튜브는 약 25μA의 한계까지 운반할 수 있다. 이 지점 위에, 전자 광자 커플링은 전압의 증가에 따른 전류의 증가를 더 제한하도록 포화하기 시작한다. 소스 콘택트 전극 라인(105)은 반도체(102)까지 연장하는 희석 나노튜브 망(104)에 전류를 공급하는 버스 바(bus bar)를 제공한다. 각각 10 미크론 폭을 가지는 버스 바 사이의 10 미크론 간격을 가정하면, 약 0.05 μg/㎠ 내지 약 1.0 μg/㎠의 범위에서의 나노튜브 표면 밀도에 대해, 수직 TBT(100)를 위한 전류 한계는 ㎠ 당 수천 수만 암페어 정도일 것이다.
GaN, SiC 및 다이아몬드와 같은 넓은 밴드갭(bandgap) 반도체의 제조시의 개선에 따라 비용-효율적인 넓은-밴드갭 반도체(wide-bandgap semiconducting: WBS) 웨이퍼가 더 광범위하게 이용 가능해질 것이 추측될 수 있다. GaN, SiC, AlN 또는 다이아몬드(캐리어 기판상의 벌크 웨이퍼 또는 에피택셜 층)와 같은 넓은 밴드갭 반도체 상에 TBT를 구축하는 것은 유사한 전류 밀도를 가지지만 훨씬 우수한 블로킹 전압 정격(rating)을 가지는 것을 허용해야 한다. 블로킹 전압은 전력 디바이스를 위한 장점의 수치값이고 브레이크다운 전계의 함수, 반도체 재료의 기본 성질(fundamental property)이다. 동등한 온-상태 저항을 위해, GaN, SiC 및 다이아몬드에서의 브레이크다운 전압은 TBT 디바이스(100)가 블로킹 전압 정격에서의 유사하게 큰 증가로부터 유익할 수 있음을 추측하게 하고, 각각 200, 500 및 수천배만큼 실리콘의 브레이크다운 전압을 초과한다.
이들 실리콘 디바이스에서의 출력 전류는 총 온-상태 저항에 의해 제한될 수 있다. CNT 막 저항, RCNT 및 실리콘 채널 저항, RSi 둘 다는 ON/OFF 비를 희생하지 않고서 출력 전류 밀도를 더 개선하기 위해 최적화될 수 있다. 실리콘 개구의 에지(또는 트렌치)에 대해 소스 콘택트 금속의 거리 및 활성 인터페이스의 폭을 감소시키는 것은 고해상도 패터닝(high resolution patterning)에 대한 필요성이 없이 10의 인수로 기생 시트 저항을 감소시킬 수 있다. 반도체 채널의 두께는 또한 100nm 층을 가지는 초박형 실리콘-온-절연체(silicon-on-insulator: SOI) 기판(또는 에피택셜 GaN 또는 SiC 기판)이 사용된다면 500,000x만큼 감소할 수 있다. 이것은 이들 TBT 디바이스(100)가 30,000A/㎠(최신식의 파워 트랜지스터를 훨씬 초과함)의 나노튜브 막에 대한 용량 제한을 운반하는 이론적 전류에 접근하게 허용해야 한다.
수직으로 집적된 TBT 디바이스가 논의된 동안, 설명된 개념은 측면 아키텍처로 연장될 수 있다. 측면 TBT 디바이스는 소스 및 드레인 전극을 그 사이의 활성 반도체 채널과 나란히 배치할 것이다. 이 구성에서, 게이트 전극은 기존의 쇼트키-배리어 MOSFET 설계와 유사한 소스 전극 및 채널 둘 다를 중복하도록 형성될 수 있다. 이 경우에, 소스 전극, 나노튜브 및 채널의 일 함수는 게이트 필드에 의해 조정된다. 또한 그와 같은 TBT 디바이스는 온-상태에서의 능력을 운반하는 높은 전류 및 오프-상태에서 원하는 높은 블로킹 전압 둘 다를 지원할 수 있을 것이다. 더욱이, 상호 컨덕턴스(transconductance)를 위한 더 강한 레버 암(lever arm)을 제공하기 위해(예를 들어, 역치 아래 스윙을 감소시키고 및/또는 스위칭 속도를 강화시킴) 추가적인 또는 대안적인 게이트가 반도체 채널 아래에 배치될 수 있다.
다음에 도 5a 및 5b를 참조하면, 측면 TBT(200)의 일 예의 도식적 표현이 도시된다. 도 5a는 층 순서를 도시하기 위해 절단된 연속적인 층을 가지는 최상면도 및 표시된 점선을 따라 연속적인 층을 도시하는 단면도를 포함한다. 측면 배향은 디바이스(200)가 큰 블로킹 전압을 촉진시키도록 허용한다. TBT(200)는 무기 반도체 층(203)의 일 측 상에 후방 게이트(201) 및 후방 게이트 유전체(202)를 포함한다. 도 5b는 제자리에 모든 층을 가지는 TBT(200a) 및 예시를 위해 제거된 최상부 게이트 유전체 층(209) 및 최상부 게이트 전극(210)을 가지는 TBT(200b)의 최상면도를 포함한다. TBT(200b)에 의해 도시된 바와 같이, 드레인 전극을 위한 탄소 나노튜브(205)의 희석 망은 유전체 층(204) 및 유전체 층(204)을 통해 액세스 가능한 반도체(203)의 일부분 위에 배치된다. 드레인 전극 콘택트(206)는 드레인 전극을 형성하기 위해 탄소 나노튜브(205)의 희석 망에 커플링된다. 소스 전극을 위한 탄소 나노튜브(207)의 희석 망은 또한 유전체 층(204) 및 유전체 층(204)을 통해 액세스 가능한 반도체(203)의 일부분 위에 배치된다. 소스 전극 콘택트(208)는 소스 전극을 형성하기 위해 탄소 나노튜브(207)의 희석 망에 커플링된다. TBT(200a)에 의해 도시된 바와 같이, 최상부 게이트 유전체 층(209)은 드레인 및 소스 전극 둘 다를 커버하면서, TBT(200)에 걸쳐 배치되고, 금속 최상부 게이트 전극(210)은 드레인과 소스 전극 콘택트(206 및 208) 각각 사이의 최상부 게이트 유전체 층(209) 상에 위치된다.
측면 TBT 디바이스(200)는 여전히 조정 가능한 일-함수 소스 전극(탄소 나노튜브 또는 천공을 가지거나 가지지 않는 그라핀의 희석 망을 포함함)과 반도체 채널 사이에 형성되는 게이트 조절된 쇼트키 배리어에 의존한다. 그러나, 도 5a 및 5b의 측면 TBT(200)에서, 소스 전극(207) 및 드레인 전극(205)은 무기 반도체 층(203)에 의해 형성되는 반도체 채널과 실질적으로 동일 평면에 배치된다. 게이트 유전체(209) 및 금속 게이트 전극(210) 둘 다는 드레인 전극 콘택트(206)에 대해 채널에 걸쳐 소스 전극 콘택트(208)의 에지를 넘어서 연장한다. 이것은 전체 채널을 따른 캐리어 농도가 조절될 뿐 아니라 배리어가 소스 콘택트(208)에서 전하를 주입하게 허용한다. 측면 TBT(200)를 위한 이러한 레이아웃(layout)은 또한 드레인 전극(205)의 선택에서의 유연성을 허용한다. 예를 들어, 종래의 금속 전극에 대해 또는 다른 조정 가능한 일함수 나노-탄소 전극에 대해 옴 또는 쇼트키 콘택트가 형성될 수 있다. 소스 전극(207) 및 드레인 전극(205) 둘 다가 나노-탄소 막인 대칭적 구조의 선택은 순방향 및 역방향 바이어스에서 대칭적 전류 출력을 발생시킨다.
최상부 게이트 스택(나노튜브 망(209) 및 콘택트(210))은 수직 TBT 디바이스(100)(도 4a 및 4b)에서와 같은 소스 전극/반도체 인터페이스 위에 포지셔닝될 수 있다. 그러나, 얇은-몸체 반도체(203)가 반도체 채널(예를 들어, SOI, GaN-on-Si, 또는 에피택셜 반도체)로서 사용된다면, 그 후에 추가적인 또는 대안적인 후방 게이트 스택(후방 게이트(201) 및 유전체(202))은 반도체 채널(203) 바로 밑에 배치될 수 있다. 이것은 반도체 채널의 더 양호한 게이트 제어 및 나노-탄소 소스 전극(나노튜브 망(207)) 및 하부의 반도체(203) 사이의 인터페이스의 더 완전한 게이팅을 허용한다. 얇은-몸체는 또한 동작 안정성을 위해 유용할 수 있는 더 종래의 전류 포화도 행동을 발생시킨다. 이러한 측면 아키텍처는 또한 반도체 채널이 2차원(2D) 전자 가스(예를 들어, AlGaN/GaN 높은 전자 이동성 트랜지스터(high electron mobility transistor: HEMT))이도록 용이하게 허용한다.
도 5a 및 5b의 실시예에서, 소스 콘택트(208) 및 드레인 콘택트(206)는 나노-탄소가 드레이프(draped)되는 유전체 층(204)에 의해 반도체 채널로부터 격리된다. 프로세싱 단계의 수를 감소시키기 위해, 일부 구현은 유전체 층(204)을 제거할 수 있다. 그와 같은 경우에, 나노-탄소 전극에 대한 양호한 옴 콘택트(탄소 나노튜브 또는 천공을 가지거나 가지지 않는 그라핀의 희석 망)를 형성하는 동안, 콘택트 금속은 반도체(203)로 강한 쇼트키 배리어를 형성하도록 선택된다. 채널에 대한 쇼트키 배리어가 충분히 크다면, 콘택트(206 및 208)로부터의 (오프-상태의) 누설 전류는 무시할만할 수 있는 한편, 온-전류는 (나노-탄소 전극으로부터의 주입에 더하여) 콘택트(206 및 208)로부터 반도체(203) 내로 직접의 추가적인 전하 주입에 의해 강화될 것이다.
콘택트 레이아웃은 또한 전류 밀도를 최대화하기 위해 도시되는 것보다 더 복잡할 수 있고, 매우 높은 총 전류 출력을 가지는 큰 디바이스를 제조하기 위해 (효율적으로 채널 폭을 증가시키면서) 연장될 수 있다. 트랜지스터 특성은 반도체 채널 재료 및 길이(소스 전극(207)과 드레인 전극(205) 사이의 거리)의 선택에 강하게 의존한다. 양쪽의 주의깊은 선택은 초기의 쇼트키 배리어, 온-전류 채널 저항 및 블로킹 전압 요건을 밸런싱하기 위해 사용될 수 있다.
디바이스 동작 메커니즘을 설명하기 위해, 도 1b에 도시된 수직 TBT(100)는 반도체 채널로서 500㎛의 단일-결정 실리콘 층(104)을 사용하여 실현되었다. 본 실시예에서, 탄소 나노튜브(104)의 희석 막은 조정 가능한-일함수 소스 전극으로서 제공된다. 나노튜브(104)의 일함수는 얇은, 하이-k인 Al2O3 유전체(106)에 의해 격리되는 최상부 게이트(107)에 의해 조절되었다. 나노튜브 소스 전극(105)은 수직으로 집적된 채널 층으로서 동작하는 실리콘 웨이퍼(102)의 부동화 표면(passivated surface)(103)과 접촉하였다. 드레인 콘택트(101)는 실리콘 웨이퍼(102)의 두께로서 채널 길이를 정의하면서, 실리콘 웨이퍼(102)의 후방 측 상에 형성되었다. 도 6은 공통 드레인 및 4개의 독립 게이트 전극을 가지는 20개의 수직 CN-TBT(100)로 이루어지는 원형 실리콘-기반 디바이스의 이미지를 도시한다.
수직 TBT 디바이스(100)를 제조하기 위해, 500㎛ 두께의, p-타입, <100> 실리콘 웨이퍼(102)(붕소, ρ= 5Ω㎝)의 후방 측 상에 옴 드레인 전극(101)이 먼저 생성되었다. 200 nm 열적 산화물 층(103)의 버퍼링 산화물 에칭(buffered oxide etch: BOE)을 허용하기 위해, 두꺼운 포토레지스트의 막이 최상면 상에 스피닝(spun)되었다. 실리콘 웨이퍼(102)는 그 후에 열적 증발 챔버 내로 즉시 로딩되었고 80nm의 Al이 실리콘 웨이퍼(102)의 전체 후방 표면 위에 증착되었다. 아르곤-환경 글로브박스(glovebox)에서의 30분의 300℃ 어닐링은 표면에서 Al이 실리콘(102) 내로 확산하게 하여, Al과 접촉하는 고농도로 도핑된 Si 구역을 생성한다. Al 층의 최상부에 20nm의 Cr 및 40nm의 Au를 증착함으로써 옴 드레인 콘택트(101)가 완성되었다.
나노튜브가 실리콘과 직접 접촉하게 하기 위해, 20um 폭 트렌치가 실리콘(102)의 전방 표면 상에 리소그래피로 패터닝되고 열적 산화물(103)이 BOE로 에칭된다. Cr/Au(20/30nm) 소스 콘택트(105)는 그 후에 리프트-오프(lift-off) 프로세스를 통해 트렌치의 에지로부터 30um 패터닝되었다.
2mm 폭 희석(2nm) 나노튜브 막(104)은 그 후에 트렌치를 통해 전달되었다. 합성 및 전달 프로세스는 다른 곳에서 설명되었다. 예를 들어, A.G. Rinzler 등에 의한 "Large-scale purification of single-wall carbon nanotubes: process, product, and characterization"(Applied Physics A Materials Science & Processing, vol. 67, no. 1, pp. 29-37, 1998)을 참조한다. 전달 후에, 나노튜브 막(104)은 260㎛ 떨어져 위치한 2개의 소스 콘택트(105)를 연결하는 400㎛ 폭 리본 내로 패터닝되었다. 기판(102)은 그 후에 나노튜브를 디도핑(dedope)하기 위해 30분간 250℃에서 베이킹되었다.
쇼트키 콘택트의 행동은 실리콘-나노튜브 인터페이스의 상세에 의해 영향받는다. 인터페이스는 얇은 SiOx 층을 사용하여, 부동화되고, 사후-전달되었다. 나노튜브 전달 프로세스동안 형성된 토종 산화물이 완전히 제거되는 것을 보증하기 위해 8분간 희석 BOE 용액(20:1, DI:BOE)에 샘플이 적셔졌다. 샘플은 그 후에 2시간동안 1.5 AMU 인공 태양 조명(solar simulator illumination) 하의 환경 대기에 배치되었으며, 나노튜브 아래의 얇은 SiOx 패시베이션 층을 발생시킨다.
다음에, 60nm Al2O3 게이트 유전체(106)는 멀티스텝(multistep) 원자 층 증착(Atomic Layer Deposition: ALD) 프로세스에 의해 증착되었다. 고품질 유전체를 보증하기 위해, 3개의 연속적인, 서브-모노층(sub-monolayer)인 Al 막(각각 0.5nm)을 증발시키고, 증착 사이에 공기에 대해 샘플을 간단하게 노출시킴으로써 성장이 시딩(seeded)되었다. 10nm Al2O3 층은 90℃에서 노출 모드 ALD를 사용하여 성장되고, 그 후에 200℃에서 표준 열적 ALD에 의해 50nm 층이 성장되었다. 이러한 프로세스는 >20V의 최소 브레이크다운 전압을 가지는 게이트 산화물이 전체 기판 위에(그리고 구체적으로 나노튜브 위에) 균일하게 성장됨을 보증하였다. 90℃에서의 노출 모드 ALD 이후에 200℃에서의 표준 모드 프로세스를 포함하는 멀티스텝 ALD 프로세스는 또한 나노튜브 및 전체 기판 위에 >20V의 브레이크다운 전압을 가지는 양호한 유전체 막을 제공하는 것을 알게 되었다.
마지막으로, Cr/Au(20/30nm) 게이트 전극(107)은 리프트-오프(lift-off) 프로세스에 의해 전체 트렌치 위에 패터닝되었고 Al 에천트(etchant)는 소스 콘택트(105)에 대해 최상부-게이트 산화물을 통해 비아(via)를 에칭하도록 사용되었다. 완성된 수직 TBT 디바이스(100)는 도 1c에 도시된다.
게이트(107) 및 드레인(191)은 접지된 소스 전극(105)에 대해 바이어스되고 TBT 디바이스(100)는 키이슬리(Kiethley) 2600 소스 미터 및 프로브 스테이션(probe station)을 사용하여 환경 대기에서 실온으로 측정되었다. 양쪽의 소스 전극(105)은 나노튜브 막(104)의 기생 직렬 저항(parasitic series resistance)의 효과를 최소화하기 위해 접촉되었다.
도 7a-7d를 참조하면, 수직 CN-TBT 디바이스(100)의 성능을 도시하는 플롯이 도시된다. 도 7a는 -0.2V의 바이어스 전압에서 CN-TBT(100)의 트랜지스터 동작 전달 곡선을 도시한다. 전류 밀도는 실리콘 트렌치와 탄소 나노튜브 중복의 면적(20㎛×400㎛)에 기초하여 계산되었다. 제로 게이트 바이어스를 위해 관찰된 비교적 높은 출력 전류는 초기의 쇼트키 배리어 높이가 원하는 바와 같이 크지 않았지만, 실리콘 표면의 개선된 부동화로 최적화될 수 있음을 표시한다. 이상적인 쇼트키-모트(Schottky-Mott) 한계에서, 배리어 높이가 약 0.4eV여야 한다. 보통의 ±6V 게이트 전압 범위를 위해 관찰되는 큰 상호 컨덕턴스는 조합된 게이트-유발 배리어 높이가 낮아지고 얇아지는 것의 유효성을 설명한다.
도 7b-7d는 다양한 게이트 및 소스-드레인 바이어스 전압을 위한 CN-TBT(100)의 출력 곡선을 도시한다. 출력 곡선은 0 내지 -2V의 소스-드레인 바이어스 범위를 위해 도 7b 및 7c에서 플롯팅(선형 및 로그 스케일)되었다. 도 7d에 도시된 바와 같이, 게이트 및 바이어스 전압 범위를 각각 20V 및 -10V까지 연장하는 것은 단지 ㎠ 당 μA의 10s의 게이트 누설 전류로 200A/㎠에 걸친 최대 온-전류 밀도를 생성한다. CN-TBT 디바이스(100)는 (이들 큰 동작 전압에도 불구하고) 106을 초과하는 ON/OFF 비를 유지하고, 이는 매우 큰 전류를 효과적으로 조절하기 위한 용량을 설명한다.
도 8a 및 8b를 참조하면, 순방향 대 역방향 바이어스 출력 특성의 비교를 도시하는 플롯이 도시된다. 소스 콘택트 쇼트키 배리어에 관한 역방향-바이어싱은 CN-TBT 디바이스(100)의 실제 동작의 중요한 양상이다. 이것은 도 8a의 완전한 출력 행동에서 나타날 수 있고, 도 8a는 소스-드레인 및 게이트 바이어스 각각의 │2V│ 및 │6V│에 대한 완전한 출력 곡선을 도시한다. 게이트가 효율적으로 조절할 수 있는 바이어스 전압의 범위는 순방향 바이어스 체제에서 매우 좁다. 이것은 도 8b에 도시되는 역방향 바이어스 모드와 반대이고, 여기서 온/오프 비는 전체 바이어스 전압 범위에 대해 높게 유지된다. 도 8b는 순방향 바이어스에서 100 미만으로 급격하게 강하하는 동안, 전류 조절의 규모가 최고의 역방향-모드 드레인 전압에 대해 106을 초과함을 도시한다. 더욱이, 순방향 및 역방향 바이어스 모드를 위한 거의 동등한 최대 온-전류는 CN-TBT 디바이스(100)가 온일 때, CNT/실리콘 접합이 양호한 옴 콘택트로서 행동하는 것을 추측하게 할 수 있다.
수직 TBT 디바이스(100)는 또한 상보적 저전력 소실 디바이스(예를 들어, 인버터)를 위해 중요할 수 있는 n-채널 트랜지스터를 발생시키는 n-타입 실리콘 웨이퍼 상에 구축되었다. 도 9a는 2V의 바이어스 전압에서 n-타입 실리콘(인, ρ= 5Ω㎝) 상의 CN-TBT(100)의 트랜지스터 동작 전달 곡선을 도시한다. 도 9b는 20V 및 10V 각각의 게이트 및 바이어스 전압에서 218A/㎠의 최대 출력 전류에 도달하는, 다양한 게이트 및 소스-드레인 바이어스 전압을 위한 CN-TBT(100)(n-타입)의 출력 곡선을 도시한다.
마지막으로, 순수 반도체 단일 벽 탄소 나노튜브로 구축됨으로써 오프 상태에서 큰 블로킹 전압을 달성하는 수직 TBT 디바이스(100)가 설명되었다. 반도체 탄소 나노튜브로부터 금속을 분리하는데 있어서 최근 몇년간의 진보로 인해 99.9%(및 더 양호한) 반도체 나노튜브까지 정화된 단일 벽 탄소 나노튜브를 상업적으로 이용 가능하게 되었다. 금속 및 반도체 나노튜브의 혼합물을 포함하는 비분리 SWNT에 대해, 혼합에 있어서 금속 나노튜브의 캐리어 밀도는 게이트 필드에 의해 제로까지 결코 감소하지 않을 수 있다. 모든 반도체 나노튜브로 구축된 수직 TBT 디바이스에서, 쇼트키 배리어 높이 및 폭에 대한 게이트 전압 제어 외에, 게이트는 또한 반도체 탄소 나노튜브에서의 캐리어 밀도에 대한 제어를 달성한다. 이 경우에 게이트는 효과적으로 제로이고 따라서 디바이스를 턴 온 및 오프하기 위한 제3 메커니즘을 제공하는 캐리어 밀도를 발생시키는 나노튜브 밴드갭 내로 깊이 나노튜브의 페르미 레벨을 푸시할 수 있다. 반도체 나노튜브는 또한 측면 채널 디바이스 또는 논의된 다른 구현에서 사용될 수 있다.
조정 가능한 배리어 트랜지스터는 예를 들어, 고전력 전자기기와 같은 고전력 애플리케이션에서 유용할 수 있는, 매우 큰 전류를 효율적으로 구동시키고 큰 전압을 블로킹하기 위한 능력을 제공한다. 일 실시예에서, 조정 가능한 배리어 트랜지스터는 무기 반도체 층; 무기 반도체 층의 제1 측의 일부분 상에 배치되는 나노-탄소 막을 포함하는 소스 전극 ― 나노-탄소 막은 무기 반도체 층으로 소스-채널 인터페이스를 형성함 ― ; 소스 전극의 나노-탄소 막 상에 배치되는 게이트 유전체 층; 및 무기 반도체 층의 제1 측의 일부분 상에 배치되는 소스 전극의 나노-탄소 막의 적어도 일부분 위에 게이트 유전체 층 상에 배치되는 게이트 전극을 포함하고, 게이트 전극에 의해 생성되는 게이트 필드는 소스-채널 인터페이스에서 배리어 높이를 조절한다. 무기 반도체 층은 n-타입 무기 반도체 층 또는 p-타입 무기 반도체 층일 수 있다. 게이트 전극에 의해 생성되는 게이트 필드는 또한 소스-채널 인터페이스에서 배리어 폭을 조절할 수 있다.
다양한 실시예에서, 무기 반도체 층은 결정성 반도체를 포함한다. 결정성 반도체는 단일 결정성 반도체일 수 있다. 무기 반도체 층은 실리콘(Si), 갈륨 질화물(GaN), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN) 또는 다이아몬드를 포함할 수 있다. 일부 실시예에서, 소스 전극의 나노-탄소 막은 탄소 나노튜브의 희석 망을 포함한다. 탄소 나노튜브의 희석 망은 0.05 μg/㎠ 내지 약 1.0 μg/㎠의 질량 범위에서의 나노튜브 표면 밀도를 가질 수 있다. 탄소 나노튜브의 희석 망은 99.9% 또는 더 양호한 순수도를 가지는 순수 반도체 나노튜브의 희석 망을 포함할 수 있다. 일 실시예에서, 소스 전극의 나노-탄소 막은 천공을 가지는 그라핀의 시트를 포함한다.
다양한 실시예에서, 게이트 유전체는 하이-k 유전체를 포함한다. 게이트 유전체의 두께는 약 100 nm 또는 그 미만일 수 있다. 게이트 유전체는 25 볼트 이상에서 또는 10 볼트 이상에서 유전체 브레이크다운을 나타낼 수 있다. 일 실시예에서, 그 중에서도, 조정 가능한 배리어 트랜지스터는 제1 측의 반대편의 무기반도체 층의 제2 측 상에 배치되는 드레인 전극을 포함할 수 있다. 일부 실시예에서, 조정 가능한 배리어 트랜지스터는 무기 반도체 층의 제1 측의 일부분 상에 배치되는 유전체 층; 및 유전체 층 상에 배치되는 소스 전극의 소스 콘택트를 포함할 수 있고, 여기서 소스 전극의 나노-탄소 막은 소스 콘택트에 커플링된다. 게이트 유전체 층은 소스 콘택트 상에 더 배치될 수 있다.
다양한 실시예에서, 조정 가능한 배리어 트랜지스터는 무기 반도체 층의 제1 측의 다른 부분 상에 배치되는 나노-탄소 막을 포함하는 드레인 전극을 포함할 수 있고, 드레인 전극은 일정 거리만큼 소스 전극으로부터 분리된다. 게이트 유전체 층은 드레인 전극의 나노-탄소 막 및 소스와 드레인 전극 사이의 채널의 적어도 일부분 상에 더 배치될 수 있고; 게이트 전극은 무기 반도체 층의 제1 측의 다른 부분 상에 배치되는 드레인 전극의 나노-탄소 막의 적어도 일부분 위의 게이트 유전체 층 상에 더 배치될 수 있다. 드레인 전극의 나노-탄소 막은 탄소 나노튜브의 희석 망을 포함할 수 있다. 탄소 나노튜브의 희석 망은 순수 반도체 나노튜브의 희석 망을 포함할 수 있다. 일 실시예에서, 드레인 전극의 나노-탄소 막은 그라핀의 시트를 포함한다. 일부 실시예에서, 조정 가능한 배리어 트랜지스터는 무기 반도체 층의 제1 측의 일부분 상에 배치되는 유전체 층; 및 유전체 층 상에 배치되는 드레인 전극의 드레인 콘택트를 포함할 수 있고, 드레인 전극의 나노-탄소 막은 드레인 콘택트에 커플링된다. 게이트 유전체 층은 드레인 콘택트 상에 더 배치될 수 있다. 다양한 실시예에서, 조정 가능한 배리어 트랜지스터는 제1 측 반대편의 무기 반도체 층의 제2 측 상에 배치되는 후방 게이트 전극을 포함할 수 있다.
본 개시물의 상술한 실시예는 개시물의 원리의 명확한 이해를 위해 설명되는 구현의 가능한 예일 뿐임이 강조되어야 한다. 본 개시물의 정신 및 원리로부터 실질적으로 이탈하지 않고서 상술한 실시예(들)에 대한 많은 변형 및 수정이 이루어질 수 있다. 그와 같은 모든 수정 및 변형은 본 개시물의 범위 내에서 본원에 포함되고 후속하는 청구범위에 의해 보호되는 것으로 의도된다.
비, 농도, 수량 및 다른 수치적 데이터는 범위 포맷에서 본원에 표현될 수 있음이 주목되어야 한다. 그와 같은 범위 포맷이 편의성 및 간략화를 위해 사용되고, 따라서, 범위의 한계로서 명시적으로 인용되는 수치적 값을 포함할 뿐 아니라, 각 수치적 값 및 서브-범위가 명시적으로 인용되는 것처럼 범위 내에 망라되는 모든 개별 수치적 값 또는 서브-범위를 포함하도록 유연한 방식으로 해석되어야 함이 이해될 것이다. 예시를 위해, "약 0.1% 내지 약 5%"의 농도 범위는 약 0.1 wt% 내지 약 5 wt%의 명시적으로 인용된 농도를 포함할 뿐 아니라, 표시된 범위 내에서 개별 농도(예를 들어, 1%, 2%, 3% 및 4%) 및 서브-범위(예를 들어, 0.5%, 1.1%, 2.2%, 3.3% 및 4.4%)를 포함하도록 해석되어야 한다. 용어 "약"은 수치적 값의 상당한 수치에 따른 전통적인 반올림(rounding)을 포함할 수 있다. 추가로, 어구 "약 'x' 내지 'y'"는 "약 'x' 내지 약 'y'"를 포함한다.

Claims (20)

  1. 조정 가능한 배리어 트랜지스터(tunable barrier transistor)에 있어서,
    무기 반도체 층(inorganic semiconducting layer);
    상기 무기 반도체 층의 제1 측의 일부분 상에 배치되는 나노-탄소 막(nano-carbon film) ― 상기 나노-탄소 막은 상기 무기 반도체 층으로 소스-채널 인터페이스를 형성함 ― 을 포함하는 소스 전극;
    상기 소스 전극의 상기 나노-탄소 막 상에 배치되는 게이트 유전체 층; 및
    상기 무기 반도체 층의 제1 측의 일부분 상에 배치되는 상기 소스 전극의 상기 나노-탄소 막의 적어도 일부분 위의 상기 게이트 유전체 층 상에 배치되는 게이트 전극
    을 포함하고,
    상기 게이트 전극에 의해 생성되는 게이트 필드(gate field)는 상기 소스-채널 인터페이스에서 배리어 높이를 조절하는(modulate) 것인, 조정 가능한 배리어 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극에 의해 생성되는 상기 게이트 필드는 또한 상기 소스-채널 인터페이스에서 배리어 폭을 조절하는 것인, 조정 가능한 배리어 트랜지스터.
  3. 제1항에 있어서,
    상기 무기 반도체 층은 결정성 반도체를 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  4. 제3항에 있어서,
    상기 결정성 반도체는 단일 결정성 반도체인 것인, 조정 가능한 배리어 트랜지스터.
  5. 제3항에 있어서,
    상기 무기 반도체 층은 실리콘(Si), 갈륨 질화물(GaN), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN) 또는 다이아몬드를 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  6. 제1항에 있어서,
    상기 소스 전극의 상기 나노-탄소 막은 탄소 나노튜브의 희석 망(dilute network)을 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  7. 제6항에 있어서,
    상기 탄소 나노튜브의 희석 망은 약 0.05 μg/㎠ 내지 약 1.0 μg/㎠의 질량 범위에서의 나노튜브 표면 밀도를 가지는 것인, 조정 가능한 배리어 트랜지스터.
  8. 제1항에 있어서,
    상기 소스 전극의 상기 나노-탄소 막은 천공(perforation)을 가지는 그라핀(graphene)의 시트(sheet)를 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  9. 제1항에 있어서,
    상기 게이트 유전체는 하이-k 유전체를 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  10. 제9항에 있어서,
    상기 게이트 유전체의 두께는 약 100 nm 또는 그 미만인 것인, 조정 가능한 배리어 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 유전체는 25 볼트보다 클 때 유전체 브레이크다운(dielectric breakdown)을 나타내는 것인, 조정 가능한 배리어 트랜지스터.
  12. 제1항에 있어서,
    상기 제1 측의 반대편인 상기 무기 반도체 층의 제2 측 상에 배치되는 드레인 전극을 더 포함하는, 조정 가능한 배리어 트랜지스터.
  13. 제1항에 있어서,
    상기 무기 반도체 층의 상기 제1 측의 일부분 상에 배치되는 유전체 층; 및
    상기 유전체 층 상에 배치되는 상기 소스 전극의 소스 콘택트(source contact)
    를 더 포함하고,
    상기 소스 전극의 상기 나노-탄소 막은 상기 소스 콘택트에 커플링되는 것인, 조정 가능한 배리어 트랜지스터.
  14. 제13항에 있어서,
    상기 게이트 유전체 층은 또한 상기 소스 콘택트 상에 배치되는 것인, 조정 가능한 배리어 트랜지스터.
  15. 제1항에 있어서,
    상기 무기 반도체 층의 상기 제1 측의 다른 부분 상에 배치되는 나노-탄소 막(nano-carbon film)을 포함하는 드레인 전극을 더 포함하고,
    상기 드레인 전극은 상기 소스 전극으로부터 일정 거리만큼 분리되고;
    상기 게이트 유전체 층은 또한 상기 드레인 전극의 상기 나노-탄소 막 및 상기 소스와 드레인 전극 사이의 상기 채널의 적어도 일부분 상에 배치되고;
    상기 게이트 전극은 또한 상기 무기 반도체 층의 상기 제1 측의 다른 부분 상에 배치되는 상기 드레인 전극의 상기 나노-탄소 막의 적어도 일부분 위의 상기 게이트 유전체 층 상에 배치되는 것인, 조정 가능한 배리어 트랜지스터.
  16. 제15항에 있어서,
    상기 드레인 전극의 상기 나노-탄소 막은 탄소 나노튜브의 희석 망을 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  17. 제15항에 있어서,
    상기 드레인 전극의 상기 나노-탄소 막은 그라핀의 시트를 포함하는 것인, 조정 가능한 배리어 트랜지스터.
  18. 제15항에 있어서,
    상기 무기 반도체 층의 상기 제1 측의 일부분 상에 배치되는 유전체 층; 및
    상기 유전체 층 상에 배치되는 상기 드레인 전극의 드레인 콘택트(drain contact)
    를 더 포함하고,
    상기 드레인 전극의 상기 나노-탄소 막은 상기 드레인 콘택트에 커플링되는 것인, 조정 가능한 배리어 트랜지스터.
  19. 제18항에 있어서,
    상기 게이트 유전체 층은 또한 상기 드레인 콘택트 상에 배치되는 것인, 조정 가능한 배리어 트랜지스터.
  20. 제15항에 있어서,
    상기 제1 측의 반대편인 상기 무기 반도체 층의 제2 측 상에 배치되는 후방 게이트 전극을 더 포함하는, 조정 가능한 배리어 트랜지스터.
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