JP2017521849A - 高パワーエレクトロニクスのための可変バリアトランジスタ - Google Patents

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Abstract

高パワーエレクトロニクスで使われることができる可変バリアトランジスタの様々な側面が提供される。中でも一例では、可変バリアトランジスタは、無機半導電性層と、無機半導電性層上に配置されたナノカーボン膜を含んだソース電極と、ナノカーボン膜上に配置されたゲート誘電体層と、ナノカーボン膜の少なくとも一部に渡ってゲート誘電体層上に配置されたゲート電極と、を含む。ナノカーボン膜は、無機半導電性層とソース−チャネルインターフェースを形成できる。ゲート電極によって作成されたゲート電界は、ソース−チャネルインターフェースにおけるバリアの高さを調節できる。ゲート電界は、ソース−チャネルインターフェースにおけるバリアの幅も調節しても良い。

Description

（関連出願へのクロスリファレンス）
この出願は、２０１４年４月２４日に出願され、シリアル番号61/983,779を有する、“TUNABLE BARRIER TRANSISTORS FOR HIGH POWER ELECTRONICS”と題された同時係属中の米国仮出願の優先権と恩恵を主張し、それはその全体がここに引用によって組み込まれる。
（連邦によりサポートされた研究または開発に関する言明）
この発明は、全米科学財団によって授けられたECCS-1232018合意の下での政府サポートでなされた。政府は、発明に或る種の権利を有する。
高電圧送電線に沿って送電されたメガワッツのものであろうが、コンピュータの論理ゲートを通して駆動されたナノアンプのものであろうが、電気を規制して分配するのに、パワー変換が使われる。１つの電圧または位相を別のものにステップする、ＡＣからＤＣに変換する、または供給ラインを分離するために使われる、パワー変換ユニットは、それらの動作のために電子スイッチに依存する。理想的なスイッチは、電流フローに対してほぼゼロの抵抗をもつオン状態と、スイッチ周波数の範囲について無限の抵抗に近づくオフ状態の間で振動する。
本開示の多くの側面は、以下の図面を参照してより良く理解できる。図面中のコンポーネンツは、必ずしも一定の比率ではなく、代わりに本開示の原理を明確に描写することに強調が置かれている。しかも、図面中、同様の参照番号は、いくつかの図を通して対応する部分を指定する。
図１Ａと１Ｂは、本開示の様々な実施形態に従った可変バリアトランジスタ（ＴＢＴ）デバイスの例の図である。 図２は、本開示の様々な実施形態に従ったカーボンナノチューブの希薄なネットワークの原子間力顕微鏡像である。 図３は、本開示の様々な実施形態に従ったＴＢＴにおいて働く電流注入型調節機構の概略図である。 図４Ａは、本開示の様々な実施形態に従った可変バリアトランジスタ（ＴＢＴ）デバイスの例の図である。 図４Ｂは、本開示の様々な実施形態に従った可変バリアトランジスタ（ＴＢＴ）デバイスの例の図である。 図５Ａは、本開示の様々な実施形態に従った可変バリアトランジスタ（ＴＢＴ）デバイスの例の図である。 図５Ｂは、本開示の様々な実施形態に従った可変バリアトランジスタ（ＴＢＴ）デバイスの例の図である。 図６は、本開示の様々な実施形態に従った、いくつかのカーボンナノチューブ対応の縦型ＴＢＴデバイスを含んだ、プロトタイプシリコンベースのデバイスの画像である。 図７Ａは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図７Ｂは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図７Ｃは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図７Ｄは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図８Ａは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図８Ｂは、本開示の様々な実施形態に従った、シリコンベースの、カーボンナノチューブ対応の縦型ＴＢＴデバイスの性能を描いたプロットである。 図９Ａは、本開示の様々な実施形態に従った、別のカーボンナノチューブ対応の縦型ＴＢＴデバイスの伝達および出力曲線の例を描いたプロットである。 図９Ｂは、本開示の様々な実施形態に従った、別のカーボンナノチューブ対応の縦型ＴＢＴデバイスの伝達および出力曲線の例を描いたプロットである。
ここに開示されるのは、高パワーエレクトロニクスで使われることができる可変バリアトランジスタに関する様々な例である。ここで、図面に描かれた実施形態の記載への詳細な参照がなされ、そこでは、同様の参照番号は、いくつかの図を通して同様の部分を指し示す。
伝統的な電子機械的システムは、グリッドスケールの負荷を収容することができるが、それらの数秒または数分の桁の遅いスイッチング速度が、グリッド全般の効率性を制限する。一方で、ソリッドステートの電子スイッチ（例えば、ＭＯＳＦＥＴｓおよびＩＧＢＴｓ）は、数十ヘルツから数百ギガヘルツの周波数のブロードな帯幅でオンオフに効率的にスイッチされることができるが、それらは低および中レベルのパワー管理応用に限定されてきた。カーボンナノチューブおよび／または穿孔付きグラフェンの使用は、それらのオフ状態では大きな電圧（＞１ｋＶ）をブロックしながら、オンの時に非常に大きな電流（＞１００Ａ）を効率的に駆動することができる、離散的および一体的な可変バリアトランジスタの開発を許容する。
図１Ａと１Ｂを参照すると、示されているのは、シリコンベースの、カーボンナノチューブ対応の縦型可変バリアトランジスタ（ＴＢＴ）１００の一例の、それぞれ斜視図および断面図である。縦型ＴＢＴ１００は、無機シリコン層（または、例えば、結晶質半導体で作られた基板）１０２の１つのサイド上に配置されたドレイン電極１０１を含む。無機シリコン層１０２のもう１つのサイド上には、下に横たわる半導体１０２を露出している開口部または間隙を含んだ誘電体層１０３（例えば、ＳｉＯ２）がある。図１Ａと１Ｂの例では、カーボンナノチューブの希薄なネットワーク１０４が、誘電体層１０３および露出された半導体層１０２を跨いで、半導体層１０２の反対側の誘電体層１０３上に配置されたソース電極コンタクト１０５まで延びる。いくつかの実装では、ソース電極コンタクト１０５は、ソース電極を形成するためにカーボンナノチューブの希薄なネットワーク１０４の一部に渡って形成されることができる。
カーボンナノチューブの希薄なネットワーク１０４は、単層ナノチューブ（ＳＷＮＴ）を含むことができる。図２は、カーボンナノチューブの希薄なネットワーク１０４の一例の原子間力顕微鏡像を示す。画像は、１ミクロン×１ミクロンの長さスケールにおけるＴＢＴデバイス１００で使われる、典型的なナノチューブ表面密度を示す。明るく線形の物体は、束毎に１〜１０個のナノチューブからなる単層カーボンナノチューブ束である。いくつかの実施形態では、穿孔付きグラフェンのシートが、カーボンナノチューブ１０４の所に使われることができる。カーボンナノチューブおよびグラフェンの、従来の金属から区別する鍵となる特質は、それらのナノカーボンの低い状態密度（ＤＯＳ）が、それらに可変なフェルミレベルを授与することであり、それは高いＤＯＳの従来の金属では見られないことである。
図１Ａと１Ｂに戻って参照すると、誘電体の薄い層１０６が、ソース電極コンタクト１０５の間において、カーボンナノチューブの希薄なネットワーク１０４上のＴＢＴ１００に跨って配置されている。ゲート電極１０６が、誘電体層１０３の開口部または間隙中でカーボンナノチューブの希薄なネットワーク１０４に渡って薄い誘電体層１０６上に配置されている。ゲート電界は、ショットキーバリアを変形するための希薄なネットワーク中のナノチューブの間の開口領域を介してナノチューブのネットワーク１０４と無機半導体１０２の間のインターフェースにアクセスすることができ、それによりソース電極コンタクト１０５の間を無機半導体１０２を通してドレイン１０１まで流れる電流を制御する。希薄なナノチューブネットワーク１０４のＳＷＮＴ束（図２）の間の間隔は、ゲート電界が、ナノチューブ−半導体インターフェースに容易にアクセスすることを許容する。実質的により高いカーボンナノチューブ表面密度（または連続したグラフェンシートをもったもの）においては、ゲート電界は、ナノチューブ−半導体インターフェースから部分的に遮られており、カーボンナノチューブ１０４の周りを通ることができるようになる代わりに、チューブ／シートを通過することによって弱められる。
カーボンナノチューブまたはグラフェン対応の可変バリアトランジスタ（ＣＮ−ＴＢＴまたはＧ−ＴＢＴ）は、ナノカーボンソースコンタクトと無機半導電性チャネルの間に形成されたゲート可変ショットキーバリアに基づいている。金属−半導体ジャンクションの特性は、ジャンクションパートナー間のフェルミレベルオフセットによって（１次まで）規定されるので、もしジャンクションの「金属」側がカーボンナノチューブまたはグラフェンであれば、そのフェルミレベルのゲート電界同調は、ジャンクション特性に同調するやり方を提供する。
従来のトランジスタでのように２つのオームコンタクト間の半導電性チャネルのキャリア密度を制御するのではなく、ゲート電圧は、ソース−チャネルインターフェースにおけるバリアの高さおよび幅を調節する。図３を参照すると、示されているのは、ＴＢＴ１００において働く電流調節機構の概略図である。オームソースとドレイン電極の間のチャネル領域におけるキャリア濃度を制御するのではなく、ゲート電極は、ソース電極と半導電性チャネルの間に形成されたショットキージャンクションにおける電荷注入バリアの高さ（実線３０３）と幅（鎖線３０６）を制御する。初期のショットキーバリアは、オフ状態漏洩電流を制限するのを助ける一方、ゲート誘導されたバリアの低下および薄化は、オン状態における完全なオーム注入に結果としてなる（バリアはまた、ソースドレインバイアス電圧に依存する半導体における鏡像力効果によって低下されても良い）。逆方向バイアスでデバイスを動作させることによって、高いオン／オフ比を維持しながら、非常に大きな駆動電流が達成されることができる。
ＴＢＴ１００の注目すべき側面には、
・グラフェンシートまたはカーボンナノチューブ膜のような低い状態密度の半金属からなる可変仕事関数ソース電極；
・半導電性材料へのアクセスをゲート電界に許容するためのソース電極膜のエンジニアード多孔性と電場透明性；
・アンゲーテッドソース電極と半導電性チャネルの間に形成されたショットキーバリア；
・コンタクトバリアに跨った抵抗を制御するためのソース電極と隣りの半導体をゲートする機構；
・高い通電容量と電場破壊の両方をもった無機半導電性チャネル（シリコン、またはＧａＮ、ＳｉＣ、ＡｌＮおよび／またはダイヤモンドを含むがそれらに限定はされないワイドバンドギャップ無機半導電性または半絶縁性材料）；
・通常動作中に、ソースコンタクトが、ドレイン電極に対して逆方向バイアスされる、デバイスジオメトリー；
が含まれる。
図４Ａと４Ｂを参照すると、示されているのは、縦型ＴＢＴ１００の別の例のグラフィック表現である。図４Ａは、層順を描くために逐次の層が引き剥された上面図と、指し示された破線に沿って逐次の層を示している断面図を含み、そこでは層１０１が最下層である。図４Ｂは、層順を更に描くために逐次の層が引き剥された斜視図を示す。図４Ａと４Ｂの例では、ＴＢＴ１００は、Ｓｉ、ＧａＡｓ、ＧａＮ、またはＳｉＣのような結晶質無機半導体上に作製されており、それは層１０２によって表されている。層１０１は、半導体層１０２の後方側上に堆積されたドレイン金属電極である。半導体１０２は、ドレイン電極１０１へのオームコンタクトを確かにする目的でドレイン電極の下に高添加の拡散層（図示せず）を含んでいても良い。
（ドレイン電極１０１と反対側の）半導体の上方表面上には、酸化物または窒化物誘電体層１０３（例えば、約１０から約５００ｎｍの厚さ）があり、それは下に横たわる半導体（ＳＣ）１０２を露出するために隣接したラインの組にパターン化されている。３つの平行したラインだけが図４Ａでは示されているが、そのようなラインの数とそれらの長さ、幅およびライン間の間隔は、ＴＢＴデバイス１００によって制御されている総最大電流に依存して調節されることができる。層１０４は、カーボンナノチューブの希薄なネットワーク１０４を表す。希薄なナノチューブネットワーク１０４は、質量で約０．０５μｇ／ｃｍ２から約１．０μｇ／ｃｍ２の範囲の表面密度をもった穿孔閾値よりかなり上に横たわるナノチューブ表面密度を有する。
図４Ａと４Ｂに見ることができるように、ナノチューブネットワーク１０４は、誘電体ライン１０３の頂部に跨って横たわり、誘電体ライン１０３間の露出した半導体１０２上に延び落ちる。ナノチューブネットワーク１０４は、ソース電極の一部を形成する。金属（例えば、Ａｌ、Ｍｏ、Ａｕ、Ｃｒ、および／またはＰｄ）がそれから、ソース電極コンタクト１０５を形成するためにフォトリソグラフィを使ったサブトラクティブエッチングによって堆積されて規定され、それは誘電体層ライン１０３の上だけでナノチューブネットワーク１０４と接触する。ＴＢＴデバイス１００の少なくとも１つのサイド上（鎖線で囲まれた領域１０８参照）には、誘電体が隣接する誘電体ライン１０３の間に延び、ソースコンタクト１０５の金属が、誘電体１０３に渡って全ての金属ソースコンタクトライン１０５に電気的に接続する。
誘電体層１０６の以降の堆積に続いて、この領域中の金属１０５の少なくとも一部は、ソース電極への電気的接続をするために最終的には露出される。半導体表面におけるダングリングボンドは、ショットキーバリア形成に影響を与えることができる表面状態の源であるので、このステップにおいて、薄い（例えば、約３０から約１００ｎｍの厚さの）誘電体層１０６が、露出した半導体１０２、ナノチューブネットワーク１０４、誘電体ライン１０３およびソースコンタクトライン１０５上を含んだ、全表面に跨って堆積される直前に、半導体表面の化学的不動態化（例えば、Ｓｉまたは制御された厚さの薄い天然酸化物の水素終端化）が、希薄なナノチューブネットワーク１０４と共にその場で行われることができる。この薄い誘電体層１０６は、ゲート誘電体である。
ゲート電極１０７のための金属が次に堆積され、電極が、ソース電極コンタクト１０５によって覆われていないナノチューブネットワーク１０４の一部の上に位置するように、パターン化される。ゲートおよびソースコンタクトの重複を避けることによって、寄生容量を削減することができる。ソース、ドレインおよびゲートピンがそれぞれ、それぞれの金属コンタクト１０１、１０５および１０７に取り付けられる時、ＴＢＴデバイス１００は機能的に完全となる。ＴＢＴ１００は、エレメンツからそれを保護し、放熱を提供するためにカプセル化されることができる。
ＴＢＴデバイス１００では、結晶質半導体は、ナノチューブ上に堆積することができない。代わりに、ナノチューブの希薄なネットワーク１０４が、半導体１０２上に堆積され、ゲート誘電体１０６が、半導体表面上のナノチューブネットワーク１０４上に堆積される。ゲート電極１０６がソース−ドレイン電流の上に制御を働かせるためには、ゲート誘電体層１０６は、ＴＢＴデバイス１００を理に適ったゲート電圧でオン／オフにするために約１００ｎｍ以下（例えば、約３−１００ｎｍ、約１０−１００ｎｍ、約２５−１００ｎｍ、または約５０−約１００ｎｍ）であるべきである。
ナノチューブネットワーク１０４の通電容量は、ＴＢＴデバイス１００の電流限界を指定し得る。ネットワーク１０４中の各ナノチューブは、約２５μＡの限界まで担持できる。このポイント辺りで、電子フォノン結合が、電圧の増加に伴う更に限定的な電流増加を飽和し始める。ソースコンタクト電極ライン１０５は、半導体１０２まで延び下がる、電流を希薄なナノチューブネットワーク１０４に送るバスバーを提供する。各々が１０ミクロンの幅を有するバスバー間に、１０ミクロンの間隔を仮定すると、約０．０５μｇ／ｃｍ２から約１．０μｇ／ｃｍ２の範囲のナノチューブ表面密度について、縦型ＴＢＴ１００についての電流限界は、ｃｍ２当たり数万アンペアの桁となるであろうことが推定されることができる。
ＧａＮ、ＳｉＣおよびダイヤモンドのようなワイドバンドギャップ半導体の製造における改良は、コスト効率の良いワイドバンドギャップ半導電性（ＷＢＳ）ウェーハーがより幅広く利用可能になるであろうことを示唆する。ＴＢＴｓをＧａＮ、ＳｉＣ、ＡｌＮ、またはダイヤモンド（バルクウェーハーかキャリア基板上のエピタキシャル層のどちらか）のようなワイドバンドギャップ半導体上に構築することは、はるかに優れたブロッキング電圧の評価を伴って、同様の電流密度を許容するはずである。ブロッキング電圧は、パワーデバイスについての性能指数であり、破壊電界という半導電性材料の基本的性質の関数である。等価なオン状態抵抗について、ＧａＮ、ＳｉＣ、およびダイヤモンドにおける破壊電圧は、シリコンのそれをそれぞれ２００倍、５００倍、および数千倍超えており、ＴＢＴデバイス１００がブロッキング電圧評価における同様の大きな増加から恩恵を受けることができることを示唆している。
それらのシリコンデバイスにおける出力電流は、総オン状態抵抗によって限定されても良い。ＣＮＴ膜抵抗ＲＣＮＴと、シリコンチャネル抵抗ＲＳｉの両方は、オン／オフ比を犠牲にすること無しに出力電流密度を向上するように更に最適化されることができる。シリコン開口部のエッジ（またはトレンチ）へのソースコンタクト金属の距離と活性インターフェースの幅を削減することは、高解像度のパターン化の必要無しに１０の倍率で寄生シート抵抗を削減することができる。もし１００ｎｍ層をもった超薄型シリコンオンインシュレーター（ＳＯＩ）基板（またはエピタキシャルＧａＮまたはＳｉＣ基板）が使われれば、半導電性チャネルの厚さもまた５０万倍までの倍率で減少されることができる。これは、それらのＴＢＴデバイス１００が、最新式のパワートランジスタをはるかに超える、３０，０００Ａ／ｃｍ２という我々のナノチューブ膜についての理論的通電容量限界に近づくことを許容するはずである。
縦方向に一体化されたＴＢＴデバイスが議論されてきたが、記載された概念は、横型アーキテクチャーに拡張することができる。横型ＴＢＴデバイスは、それらの間に活性半導電性チャネルをもってソースおよびドレイン電極を横に並べて置くであろう。この構成では、ゲート電極は、ソース電極と既存のショットキーバリアＭＯＳＦＥＴデザインと同様のチャネルの両方と重複するようにすることができる。この場合には、ソース電極、ナノチューブ、およびチャネルの仕事関数は、ゲート電界によって同調されている。事実そのようなＴＢＴデバイスは、オン状態における高通電容量とオフ状態において望まれる高ブロッキング電圧の両方をサポートすることができるであろう。更には、追加または代替のゲートが、トランスコンダクタンスについてのより強いレバーアーム（例えば、閾下スイングを減少したおよび／またはスイッチング速度を強化した）を提供するために、半導電性チャネルの下に置かれることができる。
次に図５Ａと５Ｂを参照すると、示されているのは、横型ＴＢＴ２００の一例のグラフィック表現である。図５Ａは、層順を描くために逐次の層が切り取られた上面図と、指し示された破線に沿った逐次の層を示している断面図を含む。横方向の向きは、デバイス２００が、大きなブロッキング電圧を容易にすることを許容する。ＴＢＴ２００は、無機半導体層２０３の１つのサイド上にバックゲート２０１とバックゲート誘電体２０２を含む。図５Ｂは、全ての層がその場にあるＴＢＴ２００ａと、トップゲート誘電体層２０９とトップゲート電極２１０が描写のために除去されたＴＢＴ２００ｂの上面図を含む。ＴＢＴ２００ｂによって描かれるように、ドレイン電極のためのカーボンナノチューブの希薄なネットワーク２０５は、誘電体層２０４を通してアクセス可能である誘電体層２０４と半導体２０３の一部に渡って配置される。ドレイン電極コンタクト２０６は、ドレイン電極を形成するためにカーボンナノチューブの希薄なネットワーク２０５に結合される。ソース電極のためのカーボンナノチューブの希薄なネットワーク２０７もまた、誘電体層２０４を通してアクセス可能である誘電体層２０４と半導体２０３の一部に渡って配置される。ソース電極コンタクト２０８は、ソース電極を形成するためにカーボンナノチューブの希薄なネットワーク２０７に結合される。ＴＢＴ２００ａによって描かれるように、トップゲート誘電体層２０９は、ＴＢＴ２００に跨って配置され、ドレインおよびソース電極の両方を覆い、金属トップゲート電極２１０は、それぞれドレインおよびソース電極コンタクト２０６および２０８の間のトップゲート誘電体層２０９上に位置する。
横型ＴＢＴデバイス２００は依然として、（カーボンナノチューブの希薄なネットワークまたは穿孔有りか無しのグラフェンを含んだ）可変仕事関数のソース電極と半導電性チャネルの間に形成されたゲート調節されたショットキーバリアに依存する。但し、図５Ａと５Ｂの横型ＴＢＴ２００においては、ソース電極２０７とドレイン電極２０５は、無機半導体層２０３によって形成された半導電性チャネルと実際上は面内に置かれる。ゲート誘電体２０９と金属ゲート電極２１０の両方は、ソース電極コンタクト２０８のエッジを越えてドレイン電極コンタクト２０６までチャネルに跨って延びる。これは、全チャネルに沿ったキャリア濃度が調節されることと、ソースコンタクト２０８における電荷注入に対するバリアを許容する。横型ＴＢＴ２００のためのこのレイアウトはまた、ドレイン電極２０５の選択における柔軟性を許容する。例えば、オームまたはショットキーコンタクトは、従来の金属電極までか、または別の可変仕事関数のナノカーボン電極までにされることができる。ソース電極２０７とドレイン電極２０５の両方がナノカーボン膜である対称的構造の選択は、順方向および逆方向バイアスにおける対称的な電流出力に結果としてなる。
トップゲートスタック（ナノチューブネットワーク２０９とコンタクト２１０）は、縦型ＴＢＴデバイス１００（図４Ａと４Ｂ）においてと同様に、ソース電極／半導体インターフェースの上に位置することができる。但し、もし薄型の半導体２０３が半導電性チャネルとして使われれば（例えば、ＳＯＩ、ＧａＮオンＳｉ、またはエピタキシャル半導体）、追加または代替のバックゲートスタック（バックゲート２０１と誘電体２０２）が、半導電性チャネル２０３の下に置かれることができる。これは、半導電性チャネルのより良いゲート制御と、ナノカーボンソース電極（ナノチューブネットワーク２０７）とその下の横たわる半導体２０３の間のインターフェースのより完全なゲーティングを許容する。薄型はまた、動作安定性のために有用であることができる、より従来的な電流飽和振る舞いに結果としてなる。この横型アーキテクチャーはまた、半導電性チャネルが、２次元（２Ｄ）電子ガス（例えば、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ））となることを容易に許容する。
図５Ａと５Ｂの実施形態において、ソースコンタクト２０８とドレインコンタクト２０６は、それに渡ってナノカーボンがまとわされた誘電体層２０４によって半導電性チャネルから分離されている。処理ステップの数を削減するために、いくつかの実装は、誘電体層２０４を排除することができる。そのような場合には、コンタクト金属は、それらがナノカーボン電極（カーボンナノチューブの希薄なネットワークまたは穿孔有りか無しのグラフェン）への良好なオームコンタクトをなす一方で、それらが半導体２０３と共に強力なショットキーバリアを形成するように、選ばれる。もしチャネルに対するショットキーバリアが十分に大きければ、（オフ状態における）コンタクト２０６と２０８からの漏洩電流は無視できる一方、オン電流は、（ナノカーボン電極からの注入に加えて）直接コンタクト２０６と２０８から半導体２０３中への追加の電荷注入によって強化される。
コンタクトレイアウトはまた、電流密度を最大化するために描かれたものよりも複雑であることができ、非常に高い総電流出力をもった大きなデバイスを作るために拡張される（チャネル幅を実効的に増加する）ことができる。トランジスタの性質は、半導電性チャネルの材料と長さ（ソース電極２０７とドレイン電極２０５の間の距離）の選択に強く依存する。両方の注意深い選択が、初期ショットキーアリア、オン電流チャネル抵抗、およびブロッキング電圧要求のバランスをとるのに使われることができる。
デバイス動作メカニズムを実証するために、図１Ｂに示された縦型ＴＢＴ１００が、５００μｍの単結晶シリコン層１０２を半導電性チャネルとして使って実現された。この実施形態では、カーボンナノチューブの希薄な膜１０４が、可変仕事関数のソース電極としての役目を果たした。ナノチューブ１０４の仕事関数は、薄い高ｋのＡｌ２Ｏ３誘電体１０６によって分離されたトップゲート１０７によって調節された。ナノチューブソース電極１０５は、縦型に一体化されたチャネル層として働く、シリコンウェーハー１０２の不動態化表面１０３と接触していた。ドレインコンタクト１０１は、シリコンウェーハー１０２の後方側上に作られ、チャネルの長さをシリコンウェーハー１０２の厚さとして規定した。図６は、１つの共通したドレイン電極と４つの独立したゲート電極をもった２０個の縦型ＣＮ−ＴＢＴ１００からなるプロトタイプシリコンベースのデバイスの画像を示す。
縦型ＴＢＴデバイス１００を作製するために、オームドレイン電極１０１が、５００μｍの厚さでｐ型の＜１００＞シリコンウェーハー１０２（ボロン、ρ＝５Ωｃｍ）の後方側にまず作り出された。フォトレジストの厚い膜が、２００ｎｍの熱酸化物層１０３のバッファーされた酸化物エッチング（ＢＯＥ）を許容するために、上方表面上にスパンされた。シリコンウェーハー１０２がそれから、加熱蒸散チャンバ中に直ちに装填され、８０ｎｍのＡｌが、シリコンウェーハー１０２の後方表面全体に渡って堆積された。アルゴン雰囲気のグローブボックスにおける３０分間の３００℃の焼きなましは、表面におけるＡｌがシリコン１０２中に拡散することを引き起こし、Ａｌと接触した高濃度Ｓｉ領域を作り出す。オームドレインコンタクト１０１が、Ａｌ層の上に２０ｎｍのＣｒと４０ｎｍのＡｕを堆積することによって完成された。
ナノチューブがシリコンと直接接触するために、シリコン１０２の前方表面上に２０μｍ幅のトレンチがリソグラフィ的にパターン化され、熱酸化物１０３がＢＯＥでエッチングされた。Ｃｒ／Ａｕ（２０／３０ｎｍ）ソースコンタクト１０５がそれから、リフトオフプロセスを介してトレンチのエッジから３０μｍだけパターン化された。
２ｍｍ幅の希薄な（２ｎｍ）ナノチューブ膜１０４がそれから、トレンチに渡って転写された。合成および転写プロセスは、ここ以外に記載されている。例えば、A.G. Rinzler et al. による“ Large-scale purification of single-wall carbon nanotubes: process, product, and characterization”(Applied Physics A Material Science & Processing, vol. 67, No. 1, pp. 29-37, 1998)を参照。転写後、ナノチューブ膜１０４が、２６０μｍ離れて位置する２つのソースコンタクト１０５を接続する４００μｍ幅のリボンにパターン化された。基板１０２がそれから、ナノチューブを脱ドープするために３０分間の間２５０℃で焼かれた。
ショットキーコンタクトの振る舞いは、シリコン−ナノチューブインターフェースの詳細によって影響される。インターフェースは、薄いＳｉＯｘ層を使って、転写後に、不動態化された。ナノチューブ転写プロセス中に形成された天然酸化物が完全に除去されたことを確かにするために、サンプルが、８分間希薄なＢＯＥ溶液（２０：１、ＤＩ：ＢＯＥ）中に浸された。サンプルがそれから、２時間の間１．５ＡＭＵ太陽シミュレーター照明の下で大気中に置かれ、ナノチューブの下の薄いＳｉＯｘ不動態化層に結果としてなった。
次に、６０ｎｍのＡｌ２Ｏ３ゲート誘電体１０６が、マルチステップ原子層堆積（ＡＬＤ）プロセスによって堆積された。高品質誘電体を確かにするために、３回の連続した準単一層のＡｌ膜（各０．５ｎｍ）を蒸発させ、堆積の間にサンプルを空気に短く露出することによって成長がシードされた。１０ｎｍのＡｌ２Ｏ３層がそれから、９０℃で露出モードＡＬＤを使って成長させられ、２００℃で標準熱ＡＬＤによって成長させられた５０ｎｍの層が続いた。このプロセスは、＞２０Ｖの最小破壊電圧をもったゲート酸化物が基板全体に渡って（および特定にナノチューブに渡って）均一に成長させられたことを確かとした。９０℃での露出モードＡＬＤに続いて２００℃での標準モードプロセスだけからなるマルチステップＡＬＤプロセスはまた、ナノチューブと基板全体に渡って＞２０Ｖの破壊電圧をもった良好な誘電体膜を与えることが見つけられた。
最後に、Ｃｒ／Ａｕ（２０／３０ｎｍ）ゲート電極１０７が、リフトオフプロセスによってトレンチ全体の上にパターン化され、トップゲート酸化物を通してソースコンタクト１０５までビアをエッチングするのにＡｌエッチング液が使われた。完成された縦型ＴＢＴデバイス１００が図１Ｃに示されている。
ゲート１０７とドレイン１９１は、接地されたソース電極１０５に対してバイアスされ、ＴＢＴデバイス１００が、Kiethley 2600ソースメーターおよびプローブステーションを使って大気中において室温で測定された。両ソース電極１０５が、ナノチューブ膜１０４の寄生直列抵抗の効果を最小化するための接触された。
図７Ａ−７Ｄを参照すると、示されているのは、縦型ＣＮ−ＴＢＴデバイス１００の性能を描いたプロットである。図７Ａは、−０．２Ｖのバイアス電圧におけるＣＮ−ＴＢＴ１００のトランジスタ動作伝達曲線を示す。電流密度は、シリコントレンチと重複したカーボンナノチューブの面積（２０μｍ×４００μｍ）に基づいて計算された。ゼロゲートバイアスについて観察された比較的高い出力電流は、初期ショットキーバリアの高さが望まれたであろう通りに大きくはなかったが、シリコン表面の向上された不動態化で最適化できることを指し示している。理想的なショットキー−モット限界では、バリアの高さは約０．４ｅＶであるべきである。中程度の±６Ｖのゲート電圧範囲について観察された大きなトランスコンダクタンスは、組み合わされたゲート誘導のバリアの高さの低下および薄化の効力を実証する。
図７Ｂ−７Ｄは、様々なゲートおよびソース−ドレインバイアス電圧についてのＣＮ−ＴＢＴ１００の出力曲線を示す。出力曲線が、０から−２Ｖのソース−ドレインバイアス範囲について図７Ｂと７Ｃにプロットされた（均等および対数目盛）。図７Ｄに示されているように、ゲートおよびバイアス電圧範囲をそれぞれ２０Ｖと−１０Ｖまで拡張することは、ｃｍ２当たり数十μＡだけのゲート漏洩電流で、２００Ａ／ｃｍ２を超えた最大オン電流密度を作成する。それらの大きな動作電圧にも拘わらず、ＣＮ−ＴＢＴデバイス１００が１０６を超えるオン／オフ比を維持するということは、非常に大きな電流を実効的に調節することのそれらの能力を実証する。
図８Ａと８Ｂを参照すると、示されているのは、順方向対逆方向バイアス出力特性の比較を描いたプロットである。ソースコンタクトショットキーバリアに対して逆方向バイアスすることは、ＣＮ−ＴＢＴデバイス１００の実用的な動作の重要な一側面である。これは、図８Ａのフル出力振る舞いにおいて見られることができ、それはそれぞれソース−ドレインおよびゲートバイアスの｜２Ｖ｜と｜６Ｖ｜までについての、フル出力曲線を示す。ゲートが効率的に電流を調節できるバイアス電圧の範囲は、順方向バイアスレジームでは非常に狭い。これは、図８Ｂに示された逆方向バイアスモードと対照的であり、そこではオン／オフ比はバイアス電圧範囲全体について高いままである。図８Ｂは、ほとんどの逆方向モードドレイン電圧について電流調節の大きさが１０６を超える一方、順方向バイアスでは急速に１００より下に落ちることを描く。更には、順方向および逆方向バイアスモードについてのほぼ等価な最大オン電流は、ＣＮ−ＴＢＴデバイス１００がオンである時、ＣＮＴ／シリコンジャンクションが良好なオームコンタクトとして振る舞うことを示唆する。
縦型ＴＢＴデバイス１００はまた、ｎ−チャネルトランジスタに結果としてなるｎ型シリコンウェーハー上に構築されており、それは相補的な低消費電力デバイス（例えば、インバータ）にとって重要であることができる。図９Ａは、２Ｖのバイアス電圧におけるｎ型シリコン（リン、ρ＝０．５Ωｃｍ）上のＣＮ−ＴＢＴ１００のトランジスタ動作伝達曲線を示す。図９Ｂは、それぞれ２０Ｖと１０Ｖのゲートおよびバイアス電圧において２１８Ａ／ｃｍ２の最大出力電流に達する、様々なゲートおよびソース−ドレインバイアス電圧についてのＣＮ−ＴＢＴ１００（ｎ型）の出力曲線を示す。
最後に、純粋な半導電性単層カーボンナノチューブで構築されていることのおかげで、オフ状態において大きなブロッキング電圧を達成する縦型ＴＢＴデバイス１００が記載されてきた。半導電性カーボンナノチューブから金属性のものを分離することのここ数年における進歩は、９９．９％（およびそれより良い）半導電性ナノチューブまで純化された単層カーボンナノチューブの商業的入手可能性に結果としてなっている。金属性と半導電性ナノチューブの混合を含む分離されていないＳＷＮＴｓについては、混合中の金属性ナノチューブのキャリア密度は、ゲート電界によってゼロまで削減されることはできない。全て半導電性ナノチューブで構築された縦型ＴＢＴデバイスでは、ゲート電圧のショットキーバリアの高さと幅の制御以外に、ゲートはまた半導電性カーボンナノチューブ中のキャリア密度の制御も獲得する。この場合には、ゲートはナノチューブのフェルミレベルをナノチューブバンドギャップ中に深く押し込むことができ、実効的にゼロであるキャリア密度に結果としてなり、よってデバイスをオン／オフするための第３の機構を提供する。半導電性ナノチューブはまた、横型チャネルデバイスまたはその他の議論された実装において使われることができる。
可変バリアトランジスタは、効率的に非常に大きな電流を駆動し大きな電圧をブロックする能力を提供し、それは例えば高パワーエレクトロニクスのような高パワー応用において有利であることができる。一実施形態では、可変バリアトランジスタは、無機半導電性層と、無機半導電性層の第１のサイドの一部上に配置されたナノカーボン膜からなるソース電極であって、ナノカーボン膜が、無機半導電性層とソース−チャネルインターフェースを形成しているものと、ソース電極のナノカーボン膜上に配置されたゲート誘電体層と、無機半導電性層の第１のサイドの一部上に配置されたソース電極のナノカーボン膜の少なくとも一部に渡ってゲート誘電体層上に配置されたゲート電極であって、ゲート電極によって作成されたゲート電界が、ソース−チャネルインターフェースにおけるバリアの高さを調節するものと、を含む。無機半導電性層はｎ型無機半導電性層またはｐ型無機半導電性層であることができる。ゲート電極によって作成されたゲート電界はまた、ソース−チャネルインターフェースにおけるバリアの幅を調節することもできる。
様々な実施形態では、無機半導電性層は、結晶質半導体からなる。結晶質半導体は、単結晶半導体であることができる。無機半導電性層は、シリコン（Ｓｉ）、ガリウム窒素（ＧａＮ）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、またはダイヤモンドからなることができる。いくつかの実施形態では、ソース電極のナノカーボン膜は、カーボンナノチューブの希薄なネットワークからなる。カーボンナノチューブの希薄なネットワークは、質量で約０．０５μｇ／ｃｍ２から約１．０μｇ／ｃｍ２の範囲のナノチューブ表面密度を有することができる。カーボンナノチューブの希薄なネットワークは、９９．９％以上の純度をもった純粋半導電性ナノチューブの希薄なネットワークからなることができる。一実施形態では、ソース電極のナノカーボン膜は、穿孔をもったグラフェンのシートからなる。
様々な実施形態では、ゲート誘電体は、高ｋ誘電体からなる。ゲート誘電体の厚さは、約１００ｎｍ以下であることができる。ゲート誘電体は、２５ボルトより上でまたは１０ボルトより上で誘電破壊を顕示することができる。一実施形態では、中でも、可変バリアトランジスタは、第１のサイドとは反対の無機半導電性層の第２のサイド上に配置されたドレイン電極からなることができる。いくつかの実施形態では、可変バリアトランジスタは、無機半導電性層の第１のサイドの一部上に配置された誘電体層と、誘電体層上に配置されたソース電極のソースコンタクトとからなることができ、ソース電極のナノカーボン膜は、ソースコンタクトに結合される。ゲート誘電体層は更に、ソースコンタクト上に配置されることができる。
様々な実施形態では、可変バリアトランジスタは、無機半導電性層の第１のサイドの別の一部上に配置されたナノカーボン膜からなるドレイン電極であって、ドレイン電極はソース電極からある距離で分離されたもの、からなることができる。ゲート誘電体層は更に、ドレイン電極のナノカーボン膜上および、ソース電極とドレイン電極の間のチャネルの少なくとも一部上に配置されることができ、ゲート電極は更に、無機半導電性層の第１のサイドの他の部分上に配置されたドレイン電極のナノカーボン膜の少なくとも一部に渡ってゲート誘電体層上に配置されることができる。ドレイン電極のナノカーボン膜は、カーボンナノチューブの希薄なネットワークからなることができる。ドレイン電極のナノカーボン膜は、純粋な半導電性ナノチューブの希薄なネットワークからなることができる。一実施形態では、ドレイン電極のナノカーボン膜は、グラフェンのシートからなる。いくつかの実施形態では、可変バリアトランジスタは、無機半導電性層の第１のサイドの一部上に配置された誘電体層と、誘電体層上に配置されたドレイン電極のドレインコンタクトであって、ドレイン電極のナノカーボン膜が、ドレインコンタクトに結合されるものと、からなることができる。ゲート誘電体層は更に、ドレインコンタクト上に配置されることができる。様々な実施形態では、可変バリアトランジスタは、第１のサイドとは反対の無機半導電性層の第２のサイド上に配置されたバックゲート電極からなることができる。
本開示の上記の実施形態は、開示の原理の明確な理解のために説明された実装の可能な例に過ぎないことが強調されるべきである。開示の精神と原理から実質的に逸脱すること無く、上記の実施形態に多くの変形および変更がなされても良い。全てのそのような変更および変形は、この開示の範囲内にここで含まれ、以下の請求項によって保護されることが意図されている。
比、濃度、量、およびその他の数値データは、範囲のフォーマットでここに表現されても良いことに注意すべきである。そのような範囲のフォーマットは、簡便と簡潔のために使われることが理解されるべきであり、よって、範囲の限界として明示的に記載された数値だけを含むのではなく、あたかも各数値とサブレンジが明示的に記載されているかのように、範囲内に包含される全ての個別の数値またはサブレンジも含むものとして柔軟なやり方で解釈されるべきである。描写すると、「約０．１％から約５％」の濃度範囲は、明示的に記載された約０．１重量％から約５重量％の濃度だけを含むのではなく、指し示された範囲内の個別の濃度（例えば、１％、２％、３％、および４％）とサブレンジ（例えば、０．５％、１．１％、２．２％、３．３％、および４．４％）も含むものと解釈されるべきである。「約」という用語は、数値の有効数字による伝統的な切上げを含むことができる。加えて、「約ｘからｙ」という言い回しは、「約ｘから約ｙ」を含む。

Claims (20)

  1. 無機半導電性層と、
    無機半導電性層の第１のサイドの一部上に配置されたナノカーボン膜からなるソース電極であって、ナノカーボン膜が、無機半導電性層とソース−チャネルインターフェースを形成しているものと、
    ソース電極のナノカーボン膜上に配置されたゲート誘電体層と、
    無機半導電性層の第１のサイドの一部上に配置されたソース電極のナノカーボン膜の少なくとも一部に渡ってゲート誘電体層上に配置されたゲート電極であって、ゲート電極によって作成されたゲート電界が、ソース−チャネルインターフェースにおけるバリアの高さを調節するものと、
    を含む可変バリアトランジスタ。
  2. ゲート電極によって作成されたゲート電界は、ソース−チャネルインターフェースにおけるバリアの幅も調節する、請求項１の可変バリアトランジスタ。
  3. 無機半導電性層は、結晶質半導体からなる、請求項１の可変バリアトランジスタ。
  4. 結晶質半導体は、単結晶半導体である、請求項３の可変バリアトランジスタ。
  5. 無機半導電性層は、シリコン（Ｓｉ）、ガリウム窒素（ＧａＮ）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、またはダイヤモンドからなる、請求項３の可変バリアトランジスタ。
  6. ソース電極のナノカーボン膜は、カーボンナノチューブの希薄なネットワークからなる、請求項１の可変バリアトランジスタ。
  7. カーボンナノチューブの希薄なネットワークは、質量で約０．０５μｇ／ｃｍ２から約１．０μｇ／ｃｍ２の範囲のナノチューブ表面密度を有する、請求項６の可変バリアトランジスタ。
  8. ソース電極のナノカーボン膜は、穿孔をもったグラフェンのシートからなる、請求項１の可変バリアトランジスタ。
  9. ゲート誘電体は、高ｋ誘電体からなる、請求項１の可変バリアトランジスタ。
  10. ゲート誘電体の厚さは、約１００ｎｍ以下である、請求項９の可変バリアトランジスタ。
  11. ゲート誘電体は、２５ボルトより上で誘電破壊を顕示する、請求項１０の可変バリアトランジスタ。
  12. 第１のサイドとは反対の無機半導電性層の第２のサイド上に配置されたドレイン電極を更に含む、請求項１の可変バリアトランジスタ。
  13. 無機半導電性層の第１のサイドの一部上に配置された誘電体層と、
    誘電体層上に配置されたソース電極のソースコンタクトと、
    を更に含み、
    ソース電極のナノカーボン膜は、ソースコンタクトに結合される、
    請求項１の可変バリアトランジスタ。
  14. ゲート誘電体層は更に、ソースコンタクト上に配置される、請求項１３の可変バリアトランジスタ。
  15. 無機半導電性層の第１のサイドの別の一部上に配置されたナノカーボン膜からなるドレイン電極であって、ドレイン電極はソース電極からある距離で分離されたものから更になり、
    ゲート誘電体層は更に、ドレイン電極のナノカーボン膜上および、ソース電極とドレイン電極の間のチャネルの少なくとも一部上に配置され、
    ゲート電極は更に、無機半導電性層の第１のサイドの他の部分上に配置されたドレイン電極のナノカーボン膜の少なくとも一部に渡ってゲート誘電体層上に配置される、
    請求項１の可変バリアトランジスタ。
  16. ドレイン電極のナノカーボン膜は、カーボンナノチューブの希薄なネットワークからなる、請求項１５の可変バリアトランジスタ。
  17. ドレイン電極のナノカーボン膜は、グラフェンのシートからなる、請求項１５の可変バリアトランジスタ。
  18. 無機半導電性層の第１のサイドの一部上に配置された誘電体層と、
    誘電体層上に配置されたドレイン電極のドレインコンタクトであって、ドレイン電極のナノカーボン膜が、ドレインコンタクトに結合されるものと、
    を更に含む、請求項１５の可変バリアトランジスタ。
  19. ゲート誘電体層は更に、ドレインコンタクト上に配置される、請求項１８の可変バリアトランジスタ。
  20. 第１のサイドとは反対の無機半導電性層の第２のサイド上に配置されたバックゲート電極を更に含む、請求項１５の可変バリアトランジスタ。
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CN (1) CN106256023A (ja)
WO (1) WO2015164749A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3198651A4 (en) * 2014-09-24 2018-05-02 Intel Corporation Scaled tfet transistor formed using nanowire with surface termination
KR102335772B1 (ko) * 2015-04-07 2021-12-06 삼성전자주식회사 측면 게이트와 2차원 물질 채널을 포함하는 전자소자와 그 제조방법
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US10665798B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
CN107994078B (zh) * 2017-12-14 2020-08-11 北京华碳科技有限责任公司 具有源极控制电极的场效应晶体管、制造方法和电子器件
CN111863970B (zh) * 2019-04-26 2022-02-01 京东方科技集团股份有限公司 一种薄膜晶体管、显示装置
KR20210110086A (ko) * 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064727A (ja) * 2010-09-15 2012-03-29 Rohm Co Ltd 半導体素子
JP2013046073A (ja) * 2011-08-26 2013-03-04 Samsung Electronics Co Ltd チューナブルバリアを備えるグラフェンスイッチング素子
JP2013046028A (ja) * 2011-08-26 2013-03-04 National Institute Of Advanced Industrial & Technology 電子装置
JP2013521664A (ja) * 2010-03-04 2013-06-10 ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド 電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598923B2 (ja) 1977-11-15 1984-02-28 株式会社村田製作所 誘電体磁器組成物
JPH04170815A (ja) 1990-11-05 1992-06-18 Nissan Motor Co Ltd ハイサイド・スイッチ回路及び半導体装置
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
JP2005347378A (ja) 2004-06-01 2005-12-15 Canon Inc ナノカーボン材料のパターン形成方法、並びに、半導体デバイス及びその製造方法
WO2006091823A2 (en) * 2005-02-25 2006-08-31 The Regents Of The University Of California Electronic devices with carbon nanotube components
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
US8232561B2 (en) * 2006-06-29 2012-07-31 University Of Florida Research Foundation, Inc. Nanotube enabled, gate-voltage controlled light emitting diodes
JP2008235752A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
JP4737474B2 (ja) * 2007-09-07 2011-08-03 日本電気株式会社 半導体素子
WO2010053171A1 (ja) * 2008-11-10 2010-05-14 日本電気株式会社 スイッチング素子及びその製造方法
SG190313A1 (en) * 2010-12-07 2013-06-28 Univ Florida Active matrix dilute source enabled vertical organic light emitting transistor
US8692230B2 (en) 2011-03-29 2014-04-08 University Of Southern California High performance field-effect transistors
KR101813179B1 (ko) * 2011-06-10 2017-12-29 삼성전자주식회사 복층의 게이트 절연층을 구비한 그래핀 전자 소자
KR101906972B1 (ko) * 2012-04-18 2018-10-11 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
EP2926376B1 (en) * 2012-11-30 2017-11-08 University of Florida Research Foundation, Inc. Ambipolar vertical field effect transistor
US9059265B2 (en) * 2012-12-18 2015-06-16 The United States Of America, As Represented By The Secretary Of The Navy Graphene resonant tunneling transistor
WO2014100723A1 (en) * 2012-12-21 2014-06-26 The Regents Of The University Of California Vertically stacked heterostructures including graphene
US9007732B2 (en) * 2013-03-15 2015-04-14 Nantero Inc. Electrostatic discharge protection circuits using carbon nanotube field effect transistor (CNTFET) devices and methods of making same
KR102214833B1 (ko) * 2014-06-17 2021-02-10 삼성전자주식회사 그래핀과 양자점을 포함하는 전자 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013521664A (ja) * 2010-03-04 2013-06-10 ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド 電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法
JP2012064727A (ja) * 2010-09-15 2012-03-29 Rohm Co Ltd 半導体素子
JP2013046073A (ja) * 2011-08-26 2013-03-04 Samsung Electronics Co Ltd チューナブルバリアを備えるグラフェンスイッチング素子
JP2013046028A (ja) * 2011-08-26 2013-03-04 National Institute Of Advanced Industrial & Technology 電子装置

Also Published As

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