JP2012064727A - 半導体素子 - Google Patents

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Abstract

【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。
【選択図】図２

Description

この発明は、半導体素子、詳しくは、パワーエレクトロニクス分野に用いられる半導体素子に関する。
パワーエレクトロニクスの分野では、高電圧が印加される高耐圧半導体素子（パワーデバイス）が用いられている。パワーデバイスの代表的なものは、ＳｉＣ(炭化珪素)を主成分とするＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
特開２００３−３４７５４８号公報
ＳｉＣを主成分とする従来のＭＯＳＦＥＴでは、ゲートに電圧を印加し続けると閾値電圧（ゲート閾値）が変動するという問題がある。特に、ＭＯＳＦＥＴのゲート・ソース間に＋３０Ｖ以上の電圧を印加すると、閾値が大きく上昇してしまう。また、ＭＯＳＦＥＴのゲート・ソース間に−１０Ｖ以下の電圧を印加すると、閾値が大きく低下してしまう。
ＭＯＳＦＥＴの閾値が上昇すると、オン抵抗が上昇し、最悪の場合には、ゲートにゲート電圧を印加してもＭＯＳＦＥＴがオンしなくなるおそれがある。一方、ＭＯＳＦＥＴの閾値が低下すると、ゲートにゲート電圧を印加しなくても、ＭＯＳＦＥＴがオンとなるおそれがある。
この発明の目的は、ゲート閾値の変動を抑制または防止できる半導体素子を提供することである。
この発明の半導体素子は、ＳｉＣ半導体からなるソースまたはエミッタ領域およびドレインまたはコレクタ領域と、ＳｉＣ半導体からなり、前記ソースまたはエミッタ領域およびドレインまたはコレクタ領域の間に配置されたチャネル領域と、前記チャネル領域にゲート絶縁膜を介して対向するゲートと、前記ゲートと前記ソースまたはエミッタ領域との間に接続されたダイオードとを含む（請求項１）。
この構成では、ゲートとソースまたはエミッタ領域の間に印加される電圧を、それらの間に接続されたダイオードによって制限することができる。具体的には、ゲートとソースまたはエミッタ領域の間に印加される電圧を、それらの間に接続されたダイオードの逆方向ブレークダウン電圧に応じた制限電圧によって、制限することができる。つまり、ゲートとソースまたはエミッタ領域の間に大きな電圧が印加されると、ダイオードがブレークダウンするので、逆方向ブレークダウン電圧を超える電圧がゲートとソースまたはエミッタ領域の間に印加されることがなくなる。これにより、ゲート閾値の変動を抑制または防止することができる。
この発明の一実施形態では、前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に逆直列接続された２つのダイオードを含む（請求項２）。
２つのダイオードのうち、ゲートからソースまたはエミッタ領域に向かう方向が順方向となるように接続された一方のダイオードを第１ダイオードとし、ソースまたはエミッタ領域からゲートに向かう方向が順方向となるように接続された他方のダイオードを第２ダイオードとする。この構成では、ゲートとソースまたはエミッタ領域の間に印加される一方向の電圧は第１ダイオードの逆方向ブレークダウン電圧に制限され、ゲートとソースまたはエミッタ領域の間に印加される他方向の電圧は第２ダイオードの逆方向ブレークダウン電圧に制限される。これにより、ゲート閾値の変動を抑制または防止することができる。
この発明の一実施形態では、前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を制限するように構成されている（請求項３）。この構成では、ゲートとソースまたはエミッタ領域の間に印加される電圧が、ダイオードによって制限される。これにより、ゲート閾値の変動を抑制または防止することができる。
この発明の一実施形態では、前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を、当該ソースまたはエミッタ領域を基準として、正の第１制限電圧と、負の第２制限電圧との間に制限するように構成されている。そして、前記第１制限電圧の絶対値が前記第２制限電圧の絶対値よりも大きく定められている（請求項４）。
この構成では、ゲートとソースまたはエミッタ領域の間に印加される電圧が、正の第１制限電圧と負の第２制限電圧との間に制限される。これにより、ゲート閾値の変動を抑制または防止することができる。ゲートとソースまたはエミッタ領域の間に正の電圧が印加される場合にゲート閾値が大きく変動する印加電圧の絶対値は、ゲートとソースまたはエミッタ領域の間に負の電圧が印加される場合にゲート閾値が大きく変動する印加電圧の絶対値より大きい。そこで、この構成では、第１制限電圧の絶対値が第２制限電圧の絶対値よりも大きく定められている。
この発明の一実施形態では、前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を、当該ソースまたはエミッタ領域を基準として、正の第１制限電圧以下の値に制限するように構成されている。前記第１制限電圧は、前記ソースまたはエミッタ領域およびドレインまたはコレクタ領域間を導通させるための閾値電圧よりも高く、かつ、前記ゲート絶縁膜の耐圧よりも低く定められている（請求項５）。ゲートと前記ソースまたはエミッタ領域の間に印加される電圧が、正の第１制限電圧以下の値に制限されるので、ゲート閾値の変動を抑制または防止することができる。また、第１制限電圧は、ソースまたはエミッタ領域およびドレインまたはコレクタ領域間を導通させるための閾値電圧よりも高く定められているので、正の第１制限電圧より低い所定のゲート電圧をゲートに印加することにより、ソースまたはエミッタ領域およびドレインまたはコレクタ領域間を導通させることができる。また、前記第１制限電圧は、ゲート絶縁膜の耐圧よりも低く定められているので、ゲート絶縁膜が破壊されるのを防止できる。
この発明の一実施形態では、前記第１制限電圧が３３Ｖ以下である（請求項６）。この構成では、ゲートとソースまたはエミッタ領域の間に印加される電圧が３３Ｖ以下の第１制限電圧によって制限される。これにより、ゲート閾値の変動を抑制または防止することができる。
この発明の一実施形態では、前記第２制限電圧が−７Ｖ以上である（請求項７）。この構成では、ゲートとソースまたはエミッタ領域の間に印加される負の電圧が−７Ｖ以上の第２制限電圧によって制限される。これにより、ゲート閾値の変動を抑制または防止することができる。
この発明の一実施形態では、前記ダイオードが、Ｓｉを主とする材料で構成されている（請求項８）。
この発明の一実施形態では、前記ダイオードが、前記半導体素子の外周部に形成されている（請求項９）。
図１Ａおよび図１Ｂは、本発明の第１の実施形態に係る半導体素子の模式的な平面図である。図１Ａは全体図、図１Ｂは内部構成の拡大図をそれぞれ示す。 図２は、図１Ｂの切断線II-IIでの切断面を示す断面図である。 図３は、図１Ａ、図１Ｂおよび図２に示される半導体素子の電気回路図である。 図４Ａおよび図４Ｂは、図１Ａ、図１Ｂおよび図２に示される半導体素子と同様な構造のＭＯＳＦＥＴを有するがゲート保護ダイオードが設けられていない半導体素子の試料を作成し、その試料のゲートーソース間に−１０Ｖの電圧を印加して、閾値電圧Ｖｔｈおよび閾値電圧の変化量ΔＶｔｈの経時的変化を調べる実験を行った結果を示す図である。図４Ａは閾値電圧Ｖｔｈの変化を、図４Ｂは、閾値電圧の変化量ΔＶｔｈの変化をそれぞれ示す。 図５Ａおよび図５Ｂは、図１Ａ、図１Ｂおよび図２に示される半導体素子と同様な構造のＭＯＳＦＥＴを有するがゲート保護ダイオードが設けられていない半導体素子の試料を作成し、その試料のゲートーソース間に−７Ｖの電圧を印加して、閾値電圧Ｖｔｈおよび閾値電圧の変化量ΔＶｔｈの経時的変化を調べる実験を行った結果を示す図である。図５Ａは閾値電圧Ｖｔｈの変化を、図５Ｂは、閾値電圧の変化量ΔＶｔｈの変化をそれぞれ示す。 図６は、図１Ａ、図１Ｂおよび図２に示される半導体素子と同様な構造のＭＯＳＦＥＴを有するがゲート保護ダイオードが設けられていない半導体素子の試料を作成し、その試料のゲートーソース間に複数種類の正電圧を印加して、閾値電圧Ｖｔｈの経時的変化を調べる実験を行った結果を示す図である。 図７Ａは、図１Ａ、図１Ｂおよび図２に示す半導体素子の製造方法を説明するための模式的な断面図である。 図７Ｂは、図７Ａの次の工程を示す断面図である。 図７Ｃは、図７Ｂの次の工程を示す断面図である。 図７Ｄは、図７Ｃの次の工程を示す断面図である。 図７Ｅは、図７Ｄの次の工程を示す断面図である。 図７Ｆは、図７Ｅの次の工程を示す断面図である。 図７Ｇは、図７Ｆの次の工程を示す断面図である。 図７Ｈは、図７Ｇの次の工程を示す断面図である。 図７Ｉは、図７Ｈの次の工程を示す断面図である。 図７Ｊは、図７Ｉの次の工程を示す断面図である。 図７Ｋは、図７Ｊの次の工程を示す断面図である。 本発明の第２の実施形態に係る半導体素子の模式的な断面図である。 図９Ａは、図８に示す半導体素子の製造方法を説明するための模式的な断面図である。 図９Ｂは、図９Ａの次の工程を示す断面図である。 図９Ｃは、図９Ｂの次の工程を示す断面図である。 図９Ｄは、図９Ｃの次の工程を示す断面図である。 図９Ｅは、図９Ｄの次の工程を示す断面図である。 図９Ｆは、図９Ｅの次の工程を示す断面図である。 図９Ｇは、図９Ｆの次の工程を示す断面図である。 図９Ｈは、図９Ｇの次の工程を示す断面図である。 図９Ｉは、図９Ｈの次の工程を示す断面図である。 図１０は、本発明の第２の実施形態に係る半導体素子の模式的な断面図である。 図１１は、図１０に示される半導体素子の電気回路図である。 図１２は、本発明の第４の実施形態に係る半導体素子の模式的な断面図である。
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１Ａおよび図１Ｂは、本発明の第１の実施形態に係る半導体素子の模式的な平面図である。図１Ａは全体図、図１Ｂは内部構成の拡大図をそれぞれ示す。図２は、図１Ｂの切断線II−IIでの切断面を示す断面図である。
半導体素子１は、ＳｉＣを用いたプレーナゲート型ＭＯＳＦＥＴであり、たとえば、図１Ａに示すように、平面視正方形のチップ状である。この半導体素子１は、たとえば、図１Ａの紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体素子１の表面には、ソースパッド２が形成されている。ソースパッド２は、４隅が外方に湾曲した平面視略正方形状であり、半導体素子１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に、平面視略正方形状の除去領域３が形成されている。除去領域３は、ソースパッド２が形成されていない領域である。
この除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔があけられており、これらは互いに絶縁されている。
次に、半導体素子１の内部構造について説明する。
半導体素子１は、ｎ＋型（たとえば、ｎ型不純物濃度が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３）のＳｉＣ基板５を備えている。ＳｉＣ基板５は、この実施形態では、半導体素子１のドレイン領域として機能し、その表面６（上面）がＳｉ面（シリコン面）であり、その裏面７（下面）がＣ面（カーボン面）である。ＳｉＣ基板５の表面６は、オフ角が０度〜１０度（好ましくは０度〜５度）のＳｉ面である。
ＳｉＣ基板５上には、ＳｉＣ基板５よりも低濃度のｎ−型（たとえば、ｎ型不純物濃度が１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３）のＳｉＣからなるエピタキシャル層８が積層されている。半導体層としてのエピタキシャル層８は、ＳｉＣ基板５に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面６上に形成されるエピタキシャル層８は、Ｓｉ面を成長主面として成長させられる。したがって、エピタキシャル成長により形成されるエピタキシャル層８の表面９は、ＳｉＣ基板５の表面６と同様、Ｓｉ面である。より具体的には、ＳｉＣ基板５と同様に、たとえば、オフ角が０度〜１０度（好ましくは０度〜５度）のＳｉ面である。
半導体素子１には、図１Ａに示すように、平面視でエピタキシャル層８上の中央部に配置され、電界効果トランジスタとして機能する活性領域１０が形成されている。エピタキシャル層８には、この活性領域を取り囲むように、活性領域１０から間隔を開けてガードリング１１が複数本（この実施形態では、２本）形成されている。活性領域１０とガードリング１１との間隔は、全周にわたっていたるところでほぼ一定である。
各ガードリング１１は、エピタキシャル層８にｐ型不純物をインプランテーションすることにより形成されるｐ＋型の高濃度領域である。具体的には、活性領域１０の外側の領域において、エピタキシャル層８の表面９側（Ｓｉ面側）には、平面視略正方形環状のｐ型ウェル領域１３が間隔をおいて２つ形成されている。そして、各ｐ型ウェル領域１３の表層部に平面視略正方形環状のガードリング１１が形成されている。
活性領域１０において、エピタキシャル層８の表面９側（Ｓｉ面側）には、多数のｐ型のボディ領域１２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配置されている。各ボティ領域１２は、たとえば、平面視正方形状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。ボディ領域１２の深さは、たとえば、０．６５μｍ程度である。また、ボディ領域１２のｐ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（１×１０１７ｃｍ−３以下）である。このような低い不純物濃度は、キャリア移動度の高いデバイスの実現に寄与する。
ｐ型不純物は、たとえば、Ａｌであってもよい。一方、エピタキシャル層８における、ボディ領域１２よりもＳｉＣ基板５側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドリフト領域１４となっている。
各ボディ領域１２の表層部には、その中央部にｐ＋型ボディコンタクト領域１５が形成されており、このボディコンタクト領域１５を取り囲むようにｎ＋型ソース領域１６が形成されている。ボディコンタクト領域１５は、平面視正方形状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ１．６μｍ程度である。ボディコンタクト領域１５の深さは、たとえば、０．３５μｍ程度である。
ｎ＋型ソース領域１６は、平面視正方形環状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ５．７μｍ程度である。ソース領域１６の深さは、たとえば、０．２５μｍ程度である。ソース領域１６のｎ型不純物濃度は、１×１０１９ｃｍ−３以上であり、好ましくは１×１０２０ｃｍ−３以上である。より具体的には、１×１０１９ｃｍ−３〜１×１０２２ｃｍ−３、より好ましくは１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３であってもよい。ｎ型不純物は、Ｐ（燐）であってもよい。
また、活性領域１０において、一定のピッチで行列状に配列されたボディ領域１２の各間の領域（隣り合うボディ領域１２の側面により挟まれるボティ間領域１７）は、一定（たとえば、２．８μｍ）幅を有する格子状である。
エピタキシャル層８の表面９上には、ボディコンタクト領域１５およびその周辺領域を除く領域に、格子状のゲート絶縁膜１９（図１Ｂでは図示を省略）が形成されている。ゲート絶縁膜１９は、酸化膜（たとえば酸化シリコン膜）からなっていてもよいし、窒素を含有する酸化膜（たとえば窒化酸化シリコン膜）からなっていてもよい。
ゲート絶縁膜１９上には、ボティ間領域１７にほぼ対応する位置に、ゲート電極２０が形成されている。ゲート電極２０は、格子状のゲート絶縁膜１９に沿って格子状に形成されている。ゲート電極２０は、ゲート絶縁膜１９を挟んで、ボティ領域１２外のエピタキシャル層８、ボティ領域１２およびソース領域１６に跨る領域に対向している。したがって、ゲート電極２０は平面視において、ソース領域１６とオーバーラップしている。
また、ゲート絶縁膜１９上には、平面視において、ゲート電極２０を取り囲むように、ゲート保護ダイオード３０の第１のｐ型領域３１が形成されている。この実施形態では、ゲート電極２０と第１のｐ型領域３１とは、一体的に形成されている。つまり、ゲート電極２０の外周縁は第１のｐ型領域３１に繋がっている。第１のｐ型領域３１は、内側のｐ型ウェル領域１３に沿って、平面視略正方形環状に形成されている。第１のｐ型領域３１は、図２に示される断面において、ゲート絶縁膜１９を挟んで、内側のｐ型ウェル領域１３の内周縁部、内側のｐ型ウェル領域１３と最も外側のボティ領域１２との間のエピタキシャル層８、最も外側のボティ領域１２およびそのソース領域１６に跨る領域に対向している。ゲート電極２０および第１のｐ型領域３１は、たとえば、ポリシリコンからなり、ｐ型不純物が高濃度に導入されている。また、ゲート電極２０および第１のｐ型領域３１の厚さは、たとえば、６０００Å程度である。
ゲート絶縁膜１９上には、図１Ｂに示すように、内側のｐ型ウェル領域１３にほぼ対応する領域に、第１のｐ型領域３１を含む平面視略正方形環状のゲート保護ダイオード３０が形成されている。ゲート保護ダイオード３０は、平面視略正方形環状の第１のｐ型領域３１と、第１のｐ型領域３１の周囲に形成された平面視略正方形環状のｎ型領域３２と、ｎ型領域３２の周囲に形成された平面視略正方形環状の第２のｐ型領域３３とを含む。第２のｐ型領域３３は、ゲート絶縁膜１９を挟んで、内側のガードリング１１および内側のｐ型ウェル領域１３に対向している。ｎ型領域３２は、ゲート絶縁膜１９を挟んで、内側のｐ型ウェル領域１３に対向している。ｎ型領域３２および第２のｐ型領域３３の厚さは、第１のｐ型領域３１の厚さ（ゲート電極２０の厚さ）と等しい。
第１のｐ型領域３１とｎ型領域３２とにより、第１のダイオード３０Ａが構成され、ｎ型領域３２と第２のｐ型領域３３とにより、第２のダイオード３０Ｂが構成されている。第２のｐ型領域３３は、第１のｐ型領域３１と同様に、たとえば、ポリシリコンからなり、ｐ型不純物が高濃度に導入されている。ｎ型領域３２は、たとえば、ポリシリコンからなり、ｎ型不純物が高濃度に導入されている。第１のｐ型領域３１の幅は、１μｍ〜１０μｍ程度であってもよい。ｎ型領域３２の幅は、１μｍ〜１０μｍ程度であってもよい。第２のｐ型領域３３の幅は、１μｍ〜１０μｍ程度であってもよい。
この半導体素子１では、ボディ間領域１７の幅方向中央に単位セル間の境界が設定されている。各単位セルは、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ１０μｍ程度である。各単位セルでは、ゲート電極２０に印加する電圧を制御することにより（たとえば６Ｖ以上の電圧を印加することにより）、各単位セルのボディ領域１２の周縁部に環状のチャネルが形成される。この環状のチャネルを介して、ドリフト領域１４において各ボディ領域１２の４つの側面に沿ってエピタキシャル層８の表面９側へ流れるドレイン電流を、ソース領域１６に流すことができる。チャネル長Ｌは、ゲート電極２０の直下のボディ領域１２の幅によって規定され、０．３μｍ以上（たとえば、０．６５μｍ程度）であってもよい。
エピタキシャル層８上には、ゲート電極２０の露出面と、第１のｐ型領域３１の露出面と、ｎ型領域３２の露出面と、第２のｐ型領域３３の上面における内側周縁部とを覆うように、たとえば、ＳｉＯ２からなる層間絶縁膜２５が積層されている。層間絶縁膜２５には、コンタクトホール２６が形成されている。コンタクトホール２６内には、ソース領域１６の中央部およびボディコンタクト領域１５の全体が露出している。
層間絶縁膜２５上には、ソース電極２７が形成されている。ソース電極２７は、各コンタクトホール２６を介して、すべての単位セルのボディコンタクト領域１５およびソース領域１６に一括して接触している。つまり、ソース電極２７は、すべての単位セルに対して共通の配線となっている。また、ソース電極２７は、ゲート保護ダイオード３０の第２のｐ型領域３３の上面にも接触している。したがって、ゲート保護ダイオード３０の第１のｐ型領域３１は、ゲート電極２０に電気的に接続され、第２のｐ型領域３３は、ソース電極２７に電気的に接続されている。つまり、すべての単位セルのゲートとソースとの間にゲート保護ダイオード３０が接続されている。
ソース電極２７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２７がソースパッド２（図１Ａ参照）に電気的に接続されている。一方、ゲートパッド４（図１Ａ参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２０に電気的に接続されている。
ソース電極２７は、エピタキシャル層８との接触側から順にＴｉ／ＴｉＮ層２８と、Ａｌ層２９とが積層された構造を有していてもよい。Ｔｉ／ＴｉＮ層２８は、密着層としてのＴｉ層をエピタキシャル層８側に有し、このＴｉ層にバリア層としてのＴｉＮ層を積層した積層膜である。バリア層は、Ａｌ層２９の構成原子（Ａｌ原子）がエピタキシャル層８側へと拡散することを防ぐ。
ＳｉＣ基板５の裏面７には、その全域を覆うようにドレイン電極４０が形成されている。このドレイン電極４０は、すべての単位セルに対して共通の電極となっている。ドレイン電極４０としては、たとえば、ＳｉＣ基板５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
図３は、図１に示される半導体素子の電気回路図である。
半導体素子１は、ＭＯＳＦＥＴ５１と、ＭＯＳＦＥＴ５１のゲートＧ（ゲート電極２０）とソースＳ（ソース電極２７）との間に接続されたゲート保護ダイオード３０とを備えている。ＭＯＳＦＥＴ４１のドレインＤ（ドレイン電極４０）とソースＳ（ソース電極２７）との間には、寄生ダイオード５２が接続されている。寄生ダイオード５２は、ＭＯＳＦＥＴ４１のドレイン電極４０とソース電極２７との間に配置された、ｐ型のボディ領域１２とｎ−型のドリフト領域１４およびｎ＋型の基板５とによって、形成されている。
ゲート保護ダイオード３０は、逆直列接続された第１のダイオード３０Ａおよび第２のダイオード３０Ｂを含む。第１のダイオード３０ＡのアノードはＭＯＳＦＥＴ５１のゲートＧに接続されている。第１のダイオード３０Ａのカソードは第２のダイオード３０Ｂのカソードに接続されている。第２のダイオード３０Ｂのアノードは、ＭＯＳＦＥＴ５１のソースＳに接続されている。
第１のダイオード３０Ａの逆方向ブレークダウン電圧をＶＢＲ１（ＶＢＲ１＞０）で表し、第２のダイオード３０Ａの逆方向ブレークダウン電圧をＶＢＲ２（ＶＢＲ２＞０）で表することにする。第１のダイオード３０Ａに逆方向ブレークダウン電圧ＶＢＲ１以上の逆方向電圧が印加されると、第１のダイオード３０Ａはブレークダウンする。つまり、第１のダイオード３０Ａは、それに印加される逆方向電圧を逆方向ブレークダウン電圧ＶＢＲ１以下に制限する機能を有している。したがって、ソース電位を０Ｖとすると、第１のダイオード３０Ａは、ＭＯＳＦＥＴ５１のゲートＧとソースＳの間に印加される電圧を、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付けた値（以下、「負の第２制限電圧−ＶＢＲ１」という）以上に制限する。
第２のダイオード３０Ｂに逆方向ブレークダウン電圧ＶＢＲ２以上の逆方向電圧が印加されると、第２のダイオード３０Ｂはブレークダウンする。つまり、第２のダイオード３０Ｂは、それに印加される逆方向電圧を逆方向ブレークダウン電圧ＶＢＲ２以下に制限する機能を有している。したがって、ソース電位を０Ｖとすると、第２のダイオード３０Ｂは、ＭＯＳＦＥＴ５１のゲートＧとソースＳの間に印加される電圧を、その逆方向ブレークダウン電圧ＶＢＲ２（以下、「正の第１の制限電圧ＶＢＲ２」という）以下に制限する。したがって、ゲート保護ダイオード３０は、ＭＯＳＦＥＴ４１のゲートＧとソースＳの間に印加される電圧を、負の第２制限電圧（−ＶＢＲ１）と正の第１の制限電圧ＶＢＲ２との間に制限する。
第１のダイオード３０Ａは、ゲートＧとソースＳの間に印加される負電圧を、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化する負電圧より大きな電圧に制限するように、設計されている。つまり、第１のダイオード３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付けた値（負の第２制限電圧−ＶＢＲ１）が、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化する前記負電圧より大きな値となるように設計されている。具体的には、第１のダイオード３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付けた値（負の第２制限電圧−ＶＢＲ１）が、−７Ｖ以上（たとえば、−７Ｖ）となるように設計されている。
第２のダイオード３０Ｂは、その逆方向ブレークダウン電圧（正の第１制限電圧ＶＢＲ２）が、ＭＯＳＦＥＴ５１のソースＳとドレインＤの間を導通させるための閾値電圧よりも高く、かつ、ゲート絶縁膜１９（図２参照）の耐圧よりも低くなるように、設計されている。ＭＯＳＦＥＴ５１のソースＳとドレインＤの間を導通させるための閾値電圧は、１Ｖ〜５Ｖ程度である。ゲート絶縁膜１９の耐圧は、１０ＭＶ／ｃｍであり、たとえば、ゲート絶縁膜１９の厚さが４０ｎｍでは、４０Ｖ程度である。
さらに好ましくは、第２のダイオード３０Ｂは、ＭＯＳＦＥＴ５１のゲートＧとソースＳの間に印加される正電圧を、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化する正電圧より小さな電圧に制限するように、設計されている。つまり、第２のダイオード３０Ｂは、その逆方向ブレークダウン電圧（正の第１制限電圧ＶＢＲ２）が、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化する前記正電圧より小さな値となるように設計されている。具体的には、第２のダイオード３０Ｂは、逆方向ブレークダウン電圧（正の第１制限電圧ＶＢＲ２）が２０Ｖ以上でかつ３３Ｖ以下（たとえば、３３Ｖ）となるように設計されている。
第２のダイオード３０Ｂは、正の第１制限電圧ＶＢＲ２が、ＭＯＳＦＥＴ５１のソースＳとドレインＤの間を導通させるための閾値電圧よりも高くなるように設計されているので、ゲートＧとソースＳの間に正の第１制限電圧ＶＢＲ２より低い所定のゲート電圧を印加することにより、ＭＯＳＦＥＴ５１のソースＳとドレインＤの間を導通させることができる。また、第２のダイオード３０Ｂは、正の第１制限電圧ＶＢＲ２が、ゲート絶縁膜１９の耐圧よりも低くなるように設計されているので、ゲート絶縁膜１９が破壊されるのを防止できる。
また、第１のダイオード３０Ａは、負の第２制限電圧−ＶＢＲ１が、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化するゲート−ソース間の負電圧より大きな値となるように設計され、第２のダイオード３０Ｂは、正の第１制限電圧ＶＢＲ２が、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化するゲート−ソース間の正電圧より小さな値となるように設計されている。したがって、この半導体素子１では、ＭＯＳＦＥＴ５１のゲートＧとソースＳとの間に、ＭＯＳＦＥＴ５１のゲート閾値が大きく変化するような電圧が印加されるのを防止できる。これにより、ＭＯＳＦＥＴ５１のゲート閾値が変動するのを抑制または防止できる。これにより、ゲートに閾値以上の電圧を印加してもＭＯＳＦＥＴ５１がオンとならなくなったり、ゲートに閾値以上の電圧を印加していないときにＭＯＳＦＥＴ５１がオンとなったりするのを回避できる。
図４Ａおよび図４Ｂと図５Ａおよび図５Ｂは、前記半導体素子１と同様な構造のＭＯＳＦＥＴを有するがゲート保護ダイオード３０が設けられていない半導体素子（比較例）の試料を作成し、その試料のゲートーソース間に２種類の負の電圧を印加して、閾値電圧Ｖｔｈおよび閾値電圧の変化量ΔＶｔｈの経時的変化を調べる実験を行った結果を示す。閾値電圧の変化量ΔＶｔｈは、電圧を印加する前の閾値電圧を基準とした場合の、閾値電圧の変化量である。ＭＯＳＦＥＴのドレイン−ソース間への印加電圧Ｖｄｓは１Ｖであり、ＭＯＳＦＥＴのドレイン−ソース間の電流Ｉｄｓは１ｍＡである。また、雰囲気温度は１５０℃である。
図４Ａおよび図４Ｂは、前記試料のゲートーソース間に−１０Ｖの負電圧を印加した場合の実験結果を示し、図５Ａおよび図５Ｂは、前記試料のゲートーソース間に−７Ｖの負電圧を印加した場合の実験結果を示す。ＭＯＳＦＥＴのドレイン−ソース間に負の電圧が印加されると、ホールがゲート絶縁膜に注入されるため、ある一定時間が経過するまでは時間経過とともに閾値電圧Ｖｔｈが下がる。閾値電圧Ｖｔｈは、その後、ほぼ一定となる。電圧を印加する前の閾値電圧Ｖｔｈは、２．０Ｖ程度である。
試料のゲートーソース間に−１０Ｖの負電圧を印加した場合には、図４Ａおよび図４Ｂに示すように、電圧印加後、１００時間が経過した時点では、閾値電圧Ｖｔｈは１．４Ｖ程度となり、その変化量ΔＶｔｈは−０．５Ｖ以上となる。つまり、閾値電圧Ｖｔｈが大きく低下する。一方、試料のゲートーソース間に−７Ｖの負電圧を印加した場合には、図５Ａおよび図５Ｂに示すように、電圧印加後、２００時間が経過した時点では、閾値電圧Ｖｔｈは１．８Ｖ程度なり、その変化量ΔＶｔｈは−０．２Ｖとなる。その後は、閾値電圧Ｖｔｈは、ほとんど変化しない。つまり、ゲートーソース間への印加電圧が−７Ｖである場合には、しきい値電圧Ｖｔｈは大きくは低下しない。
これらの実施結果から、ゲート−ソース間の負の印加電圧を−７Ｖ以上に制限すれば、
閾値電圧Ｖｔｈの大きな変動を抑制または防止できることが分かる。したがって、本実施形態の半導体素子１において、負の第１制限電圧−ＶＢＲ１を−７Ｖ以上とすれば、閾値電圧Ｖｔｈの大きな変動を抑制または防止できることがわかる。
図６は、前記半導体素子１と同様な構造なＭＯＳＦＥＴを有するがゲート保護ダイオード３０が設けられていない半導体素子（比較例）の試料を作成し、その試料のゲートーソース間に複数種類の正電圧を印加して、閾値電圧Ｖｔｈの経時的変化を調べる実験を行った結果を示す。ＭＯＳＦＥＴのドレイン−ソース間への印加電圧Ｖｄｓは１Ｖであり、ＭＯＳＦＥＴのドレイン−ソース間の電流Ｉｄｓは１ｍＡである。また、雰囲気温度は１５０℃である。ゲートーソース間に印加される電圧の種類は、２４Ｖ、３３Ｖ、３４Ｖ、３５Ｖ、３６Ｖ、３７Ｖおよび３８Ｖの７種類である。
ＭＯＳＦＥＴ５１のドレイン−ソース間に正の電圧が印加されると、ホールおよび電子の両方がゲート絶縁膜１９に注入される。この際、最初は、ホールの方が注入されやすいため、閾値電圧Ｖｔｈが下がる。図６からわかるように、ゲートーソース間への印加電圧が大きいほど、閾値電圧Ｖｔｈは急激にかつ大きく低下する。その後、電子の注入が進むため、閾値電圧Ｖｔｈが徐々に上がる。
ゲートーソース間への印加電圧が３４Ｖである場合には、２０時間以上の時間が経過すると、閾値電圧Ｖｔｈは０．５Ｖ程度低下する。ゲートーソース間への印加電圧が３４Ｖより大きい場合には、ゲートーソース間への印加電圧が３４Ｖである場合に比べて、閾値電圧Ｖｔｈの変化量はさらに大きくなる。ゲートーソース間への印加電圧が３３Ｖである場合には、２０時間以上の時間が経過したとしても、閾値電圧Ｖｔｈは少ししか変化しない。
この実施結果から、ゲートーソース間への正の印加電圧を３３Ｖ以下に制限すれば、閾値電圧Ｖｔｈの大きな変動を抑制または防止できることが分かる。したがって、本実施形態の半導体素子１において、正の第２制限電圧ＶＢＲ２を３３Ｖ以下とすれば、閾値電圧Ｖｔｈの大きな変動を抑制または防止できることがわかる。
図７Ａ〜図７Ｋは、半導体素子１の製造方法を説明するため模式的な断面図である。
半導体素子１を製造するには、まず、図７Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液晶エピタキシ）法、ＭＢＥ（Molecuiar Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板５の表面６（Ｓｉ面）上にｎ型不純物（たとえば、Ｎ（窒素））を導入しながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板５上に、ｎ−型のエピタキシャル層８が形成される。ｎ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３とされる。
続いて、図７Ｂに示すように、ボディ領域１２およびｐ型ウェル領域１３を形成すべき部分に開口を有するＳｉＯ２マスク６１を用いて、ｐ型不純物（たとえばＡｌ（アルミニウム）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、ｐ型不純物の種類により異なるが、たとえば、ドーズ量が６×１０１３ｃｍ−２程度、加速エネルギーが３８０ｋｅＶ程度であってもよい。これにより、エピタキシャル層８の表層部に、ボディ領域１２およびｐ型ウェル領域１３が形成される。ボディ領域１２およびｐ型ウェル領域１３のｐ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（１×１０１７ｃｍ−３以下）とされる。また、エピタキシャル層８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域１４が形成される。
次いで、図７Ｃに示すように、ソース領域１６を形成すべき領域に開口を有するＳｉＯ２マスク６２を用いて、ｎ型不純物（たとえばＰ（リン））が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプラテーション（注入）される。具体的には、ｎ型不純物の種類により異なるが、たとえば、ドーズ量を２．０×１０１３ｃｍ−２〜１．０×１０１４ｃｍ−２の範囲、加速エネルギーを３０ｋｅＶ〜１６０ｋｅＶの範囲として、エピタキシャル層８をたとえば、室温に保持しながら、多段（たとえば４段）イオン注入を行ってもよい。ソース領域１６のｎ型不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２２ｃｍ−３、より好ましくは１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３とされる。
次いで、図７Ｄに示すように、ボディコンタクト領域１５およびガードリング１１を形成すべき領域に開口を有するＳｉＯ２マスク６３を用いて、ｐ型不純物（たとえばＡｌ）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。より具体的には、ｐ型不純物の種類により異なるが、たとえば、ドーズ量を３．７×１０１５ｃｍ−２程度とし、加速エネルギーを３０ｋｅＶ〜１８０ｋｅＶの範囲とした多段注入（４段注入）を行ってもよい。これにより、ボディコンタクト領域１５およびガードリング１１が形成される。
次いで、たとえば、１４００℃〜２０００℃で２〜１０分間、エピタキシャル層８がアニール処理（熱処理）される。これにより、エピタキシャル層８の表層部に注入されたｎ型不純物およびｐ型不純物のイオンが活性化する。エピタキシャル層８のアニール処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
次いで、図７Ｅに示すように、エピタキシャル層８の表面９が熱酸化されることにより、エピタキシャル層８の表面９の全域を覆うゲート絶縁膜１９が形成される。より具体的には、窒素および酸素を含有する雰囲気中での熱酸化（たとえば、１１００℃〜１４００℃程度で半日〜２日間）によって、窒化酸化シリコン膜からなるゲート絶縁膜１９が形成されてもよい。
次いで、図７Ｆに示すように、ＣＶＤ法により、ポリシリコン材料６４がエピタキシャル層８上に堆積される。
その後、図７Ｇに示すように、堆積したポリシリコン材料６４の不要部分（ゲート電極２０およびゲート保護ダイオード３０を形成すべき領域以外の部分）がドライエッチングにより除去される。これにより、ポリシンコン材料６４のうち、ゲート電極２０およびゲート保護ダイオード３０を形成すべき領域が残される。
次いで、図７Ｈに示すように、ゲート電極２０ならびにゲート保護ダイオード３０の第１のｐ型領域３１および第２のｐ型領域３３を形成すべき領域に開口を有するＳｉＯ２マスク６５を用いて、ｐ型不純物（たとえばＢ（ホウ素））が、ポリシンコン材料６４にインプランテーション（注入）される。これにより、ゲート電極２０と、ゲート保護ダイオード３０における第１のｐ型領域３１および第２のｐ型領域３３とが形成される。
次いで、図７Ｉに示すように、ゲート保護ダイオード３０のｎ型領域３２を形成すべき領域に開口を有するＳｉＯ２マスク６６を用いて、ｎ型不純物（たとえばＰ（リン））が、ポリシンコン材料６４にインプランテーション（注入）される。これにより、ゲート保護ダイオード３０におけるｎ型領域３２が形成される。これにより、第１のｐ型領域３１、ｎ型領域３２および第２のｐ型領域３３を含むゲート保護ダイオード３０が形成される。前述したように、第１のｐ型領域３１とｎ型領域３２とによって、第１のダイオード３０Ａが構成され、ｎ型領域３２と第２のｐ型領域３３とによって、第２のダイオード３０Ｂが構成される。
次いで、図７Ｊに示すように、ＣＶＤ法により、エピタキシャル層８上にＳｉＯ２からなる層間絶縁膜２５が積層される。
そして、図７Ｋに示すように、層間絶縁膜２５およびゲート絶縁膜１９が連続してパターニングされることにより、コンタクトホール２６が形成される。
その後は、たとえば、層間絶縁膜２５上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極２７が形成される。また、たとえば、ＳｉＣ基板５の裏面７に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極４０が形成される。
この後、層間絶縁膜（図示略）、ソースパッド２、ゲートパッド４などが形成されることにより、図１Ａ、図１Ｂおよび図２に示す半導体素子１が得られる。
図８は、本発明の第２の実施形態に係る半導体素子の模式的な断面図である。第２の実施形態に係る半導体素子の平面図は、図１Ａおよび図１Ｂとほぼ同様である。図８は、図２の断面図に対応する断面図である。図８において、図２の各部に対応する部分には、図２と同じ参照符号を付して示す。
この半導体素子１Ａは、図１Ａ、図１Ｂおよび図２に示す半導体素子１と比べて、ゲート保護ダイオードの構造が異なっている。
エピタキシャル層８の表面９上には、ボディコンタクト領域１５およびその周辺領域に対応する部分を除く領域に、格子状のゲート絶縁膜１９が形成されている。ゲート絶縁膜１９上には、ボティ間領域１７にほぼ対応する位置にゲート電極２０が形成されている。ゲート電極２０は、格子状のゲート絶縁膜１９に沿って格子状に形成されている。ゲート電極２０は、ゲート絶縁膜１９を挟んで、ボティ間領域１７に対応するエピタキシャル層８、ボティ領域１２およびソース領域１６に跨る領域に対向している。したがって、ゲート電極２０は平面視において、ソース領域１６とオーバーラップしている。
また、ゲート絶縁膜１９上には、平面視において、ゲート電極２０を取り囲むように、ゲート保護ダイオード１３０の第１のｐ型領域１３１が形成されている。ゲート電極２０と第１のｐ型領域１３１とは、一体的に形成されている。つまり、ゲート電極２０の外方端は第１のｐ型領域１３１に繋がっている。第１のｐ型領域１３１は、内側のｐ型ウェル領域１３に沿って、平面視略正方形環状に形成されている。第１のｐ型領域３１は、図８の断面において、ゲート絶縁膜１９を挟んで、内側のガードリング１１、内側のｐ型ウェル領域１３、内側のｐ型ウェル領域１３と最も外側のボティ領域１２との間のエピタキシャル層８、最も外側のボティ領域１２およびそのソース領域１６に跨る領域に対向している。ゲート電極２０および第１のｐ型領域３１は、たとえば、ポリシリコンからなり、ｐ型不純物が高濃度に導入されている。また、ゲート電極２０および第１のｐ型領域３１の厚さは、たとえば、６０００Å程度である。
ｐ型領域１３１上には、ゲート保護ダイオード１３０のｎ型領域１３２が全周にわたって形成されている。ｎ型領域１３２は、たとえば、ポリシリコンからなり、ｎ型不純物が導入されている。また、ｎ型領域１３１の厚さは、たとえば、６０００Å程度である。
ｎ型領域１３２上には、ゲート保護ダイオード１３０の第２のｐ型領域１３３が全周にわたって形成されている。第２のｐ型領域１３３は、たとえば、ポリシリコンからなり、ｐ型不純物が導入されている。また、第２のｐ型領域１３３の厚さは、たとえば、６０００Å程度である。第１のｐ型領域１３１、ｎ型領域１３２および第２のｐ型領域１３３の幅は、たとえば、１μｍ〜１０μｍ程度である。第１のｐ型領域１３１、ｎ型領域１３２および第２のｐ型領域１３３によってゲート保護ダイオード１３０が構成されている。
また、第１のｐ型領域１３１とｎ型領域１３２とによって第１のダイオード１３１Ａが構成され、ｎ型領域１３２と第２のｐ型領域１３３によって第２のダイオード１３１Ｂが構成されている。第１のダイオード１３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付した値（負の第２制限電圧−ＶＢＲ１）が、−７Ｖ以上（たとえば、−７Ｖ）となるように設計されている。第２のダイオード１３０Ｂは、その逆方向ブレークダウン電圧ＶＢＲ２（正の第１制限電圧）が２０Ｖ以上でかつ３３Ｖ以下（たとえば、３３Ｖ）となるように設計されている。
この半導体素子１Ａでは、ボディ間領域１７の幅方向中央に単位セル間の境界が設定されている。各単位セルでは、ゲート電極２０に印加する電圧を制御することにより（たとえば６Ｖ以上の電圧を印加することにより）、各単位セルのボディ領域１２の周縁部に環状のチャネルが形成される。この環状のチャネルを介して、ドリフト領域１４において各ボディ領域１２の４つの側面に沿ってエピタキシャル層８の表面９側へ流れるドレイン電流を、ソース領域１６に流すことができる。
エピタキシャル層８上には、ゲート電極２０とゲート保護ダイオード１３０とを覆うように、たとえば、ＳｉＯ２からなる層間絶縁膜１２５が積層されている。層間絶縁膜１２５には、第１のコンタクトホール１２６Ａと第２のコンタクトホール１２６Ｂとが形成されている。第１のコンタクトホール１２６Ａ内には、ソース領域１６の中央部およびボディコンタクト領域１５の全体が露出している。第２のコンタクトホール１２６Ｂ内には、ゲート保護ダイオード１３０の第２のｐ型領域１３３の一部が露出している。
層間絶縁膜１２５上には、ソース電極１２７が形成されている。ソース電極２７は、エピタキシャル層８および第２のｐ型領域１３３との接触側から順にＴｉ／ＴｉＮ層１２８と、Ａｌ層１２９とが積層された構造を有していてもよい。ソース電極１２７は、第１のコンタクトホール１２６Ａを介して、すべての単位セルのボディコンタクト領域１５およびソース領域１６に一括して接触している。つまり、ソース電極１２７は、すべての単位セルに対して共通の配線となっている。また、ソース電極１２７は、第２のコンタクトホール１２６Ｂを介して、ゲート保護ダイオード１３０の第２のｐ型領域１３３にも接触している。したがって、ゲート保護ダイオード１３０の第１のｐ型領域１３１は、ゲート電極２０に電気的に接続され、第２のｐ型領域１３３は、ソース電極１２７に電気的に接続されている。つまり、すべての単位セルのゲートとソースとの間にゲート保護ダイオード１３０が接続されている。
図９Ａ〜図９Ｉは、半導体素子１Ａの製造方法を示している。
前述した半導体素子１の製造方法における図７Ａ〜図７Ｅは、この半導体素子１Ａの製造方法においても共通している。そこで、エピタキシャル層８の表面にゲート絶縁膜１９が形成された後の工程について説明する。
エピタキシャル層８の表面にゲート絶縁膜１９が形成されると、図９Ａに示すように、ＣＶＤ法により、ポリシリコン材料８１がエピタキシャル層８上に堆積される。
その後、図９Ｂに示すように、堆積したポリシリコン材料８１の不要部分（ゲート電極２０およびゲート保護ダイオード１３０の第１のｐ型領域１３１を形成すべき領域以外の部分）がドライエッチングにより除去される。これにより、ポリシンコン材料８１のうち、ゲート電極２０および第１のｐ型領域１３１を形成すべき領域が残される。
次いで、図９Ｃに示すように、ゲート電極２０ならびにゲート保護ダイオード１３０の第１のｐ型領域１３１を形成すべき領域に開口を有するＳｉＯ２マスク８２を用いて、ｐ型不純物（たとえばＢ（ホウ素））が、ポリシンコン材料８１にインプランテーション（注入）される。これにより、ゲート電極２０と、ゲート保護ダイオード１３０の第１のｐ型領域１３１とが形成される。
次いで、図９Ｄに示すように、ゲート保護ダイオード１３０の第１のｐ型領域１３１に対応する領域（ｎ型領域１３２を形成すべき領域）に開口を有するＳｉＯ２マスク８３を用いて、ＣＶＤ法により、ポリシリコン材料８４が第１のｐ型領域１３１上に堆積される。この際、マスク８３上にも、ポリシリコン材料８４が堆積される。
この後、図９Ｅに示すように、ｎ型不純物（たとえばＰ（リン））が、第１のｐ型領域１３１上に堆積されたポリシンコン材料８４にインプランテーション（注入）される。これにより、ゲート保護ダイオード１３０におけるｎ型領域１３２が形成される。
次いで、図９Ｆに示すように、ＣＶＤ法により、ポリシリコン材料８５がｎ型領域１３２上に堆積される。この際、マスク８３上にも、ポリシリコン材料８５が堆積される。
この後、図９Ｇに示すように、ｐ型不純物（たとえばＢ（ホウ素））が、ｎ型領域１３２上に堆積されたポリシンコン材料８５にインプランテーション（注入）される。これにより、ゲート保護ダイオード１３０における第２のｐ型領域１３３が形成される。これにより、第１のｐ型領域１３１、ｎ型領域１３２および第２のｐ型領域１３３を含むゲート保護ダイオード１３０が形成される。前述したように、第１のｐ型領域１３１とｎ型領域１３２とによって、第１のダイオード１３０Ａが構成され、ｎ型領域１３２と第２のｐ型領域１３３とによって、第２のダイオード１３０Ｂが構成される。
次いで、図９Ｈに示すように、ＣＶＤ法により、エピタキシャル層８上にＳｉＯ２からなる層間絶縁膜１２５が積層される。
そして、図９Ｉに示すように、層間絶縁膜１２５およびゲート絶縁膜１９が連続してパターニングされることにより、第１のコンタクトホール１２６Ａおよび第２のコンタクトホール１２６Ｂが形成される。
その後は、たとえば、層間絶縁膜１２５上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極１２７が形成される。また、たとえば、ＳｉＣ基板５の裏面７に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極４０が形成される。
この後、層間絶縁膜（図示略）、ソースパッド、ゲートパッドなどが形成されることにより、図２に示す半導体素子１Ａが得られる。
図１０は、本発明の第３の実施形態に係る半導体素子の模式的な断面図である。図１０において、図２の各部に対応する部分には、図２と同じ参照符号を付して示す。
この半導体素子１Ｂは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体素子１Ｂは、図１Ａ、図１Ｂおよび図２に示す半導体素子１とほぼ同様な構造を有している。この半導体素子１Ｂでは、基板として、ｐ＋型のＳｉＣ基板５Ａが用いられている。そして、このＳｉＣ基板５Ａ上に、ｎ＋型のＳｉＣからなるエピタキシャル層５Ｂが積層されている。そして、このエピタキシャル層５Ｂ上に、ｎ−型のＳｉＣからなるエピタキシャル層８が積層されている。また、この半導体素子１Ｂでは、ＳｉＣ基板５Ａの裏面に形成された電極４０がコレクタ電極となり、層間絶縁膜２５上に形成された電極２７がエミッタ電極となる。
ゲート保護ダイオード３０は、ゲート電極２０とエミッタ電極２７との間に形成されている。ゲート保護ダイオード３０は、第１のｐ型領域３１と、ｎ型領域３２と、第２のｐ型領域３３とからなる。第１のｐ型領域３１とｎ型領域３２とによって第１のダイオード３０Ａが構成され、ｎ型領域３２と第２のｐ型領域３３とによって第２のダイオード３０Ａが構成されている。
この半導体素子１Ｂでは、各単位セルにおいて、ｐ＋型のＳｉＣ基板２０１と、ｎ＋型のエピタキシャル層２０２およびｎ−型のエピタキシャル層８と、ｐ型のボディ領域１２とによって、ｎｐｎトランジスタ部が形成されている。各単位セルでは、ゲート電極２０に正の電圧を印加することにより、ｎｐｎトランジスタ部のベースに電流が供給され、ｎｐｎトランジスタ部がオンとなる。これにより、コレクタ-エミッタ間に電流が流れる。
図１１は、図１０に示される半導体素子１Ｂの電気回路図を示している。
半導体素子１Ｂは、ＩＧＢＴ２００と、ＩＧＢＴ２００のゲートＧ（ゲート電極２０）とエミッタＥ（エミッタ電極２７）との間に接続されたゲート保護ダイオード３０とを備えている。ゲート保護ダイオード３０は、逆直列接続された第１のダイオード３０Ａと第２のダイオード３０Ｂとを含む。第１のダイオード３０ＡのアノードはＩＧＢＴ２００のゲートＧに接続され、第１のダイオード３０Ａのカソードは第２のダイオード３０Ｂのカソードに接続されている。第２のダイオード３０Ｂのアノードは、ＩＧＢＴ２００のエミッタＥに接続されている。
第１のダイオード３０Ａは、ゲートＧとエミッタＥの間に印加される負電圧を、ＩＧＢＴ２００のゲート閾値が大きく変化する負電圧より大きな電圧に制限するように、設計されている。つまり、第１のダイオード３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付けた値（負の第２制限電圧−ＶＢＲ１）が、ＩＧＢＴ２００のゲート閾値が大きく変化する前記負電圧より大きな値となるように設計されている。具体的には、第１のダイオード３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付した値（負の第２制限電圧−ＶＢＲ１）が、−７Ｖ以上（たとえば、−７Ｖ）となるように設計されている。
第２のダイオード３０Ｂは、その逆方向ブレークダウン電圧ＶＢＲ２（正の第１制限電圧）が、ＩＧＢＴ２００のコレクタＣとエミッタＥの間を導通させるための閾値電圧よりも高く、かつ、ゲート絶縁膜１９の耐圧よりも低くなるように設計されている。さらに好ましくは、第２のダイオード３０Ｂは、ＩＧＢＴ２００のゲートＧとエミッタＥの間に印加される正電圧を、ＩＧＢＴ２００のゲート閾値が大きく変化する正電圧より小さな電圧に制限するように、設計されている。具体的には、第２のダイオード３０Ｂは、その逆方向ブレークダウン電圧ＶＢＲ２（正の第１制限電圧）が２０Ｖ以上でかつ３３Ｖ以下（たとえば、３３Ｖ）となるように設計されている。
図１２は、本発明の第４の実施形態に係る半導体素子の模式的な断面図である。図１２において、図８の各部に対応する部分には、図８と同じ参照符号を付して示す。
この半導体素子１Ｃは、ＩＧＢＴである。この半導体素子１Ｃは、図８に示す半導体素子１Ａとほぼ同様な構造を有している。この半導体素子１Ｃでは、基板として、ｐ＋型のＳｉＣ基板５Ａが用いられている。そして、このＳｉＣ基板５Ａ上に、ｎ＋型のＳｉＣからなるエピタキシャル層５Ｂが積層されている。そして、このエピタキシャル層５Ｂ上に、ｎ−型のＳｉＣからなるエピタキシャル層８が積層されている。また、この半導体素子１Ｃでは、ＳｉＣ基板２０１の裏面に形成された電極４０がコレクタ電極となり、層間絶縁膜２５上に形成された電極１２７がエミッタ電極となる。
ゲート保護ダイオード１３０は、ゲート電極２０とエミッタ電極２７との間に形成されている。ゲート保護ダイオード１３０は、第１のｐ型領域１３１と、ｎ型領域１３２と、第２のｐ型領域１３３とからなる。第１のｐ型領域１３１とｎ型領域１３２とによって第１のダイオード１３０Ａが構成され、ｎ型領域１３２と第２のｐ型領域１３３とによって第２のダイオード１３０Ａが構成されている。
第１のダイオード１３０Ａは、その逆方向ブレークダウン電圧ＶＢＲ１に負の符号を付した値（負の第２制限電圧−ＶＢＲ１）が、−７Ｖ以上（たとえば、−７Ｖ）となるように設計されている。第２のダイオード１３０Ｂは、その逆方向ブレークダウン電圧ＶＢＲ２（正の第１制限電圧）が２０Ｖ以上でかつ３３Ｖ以下（たとえば、３３Ｖ）となるように設計されている。
以上、本発明の４つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、逆直列接続された２つのダイオード３０Ａ，３０Ｂ（１３０Ａ，１３０Ｂ）は、それらのカソードどうしが接続されているが、それらのアノードどうしが接続されていてもよい。
また、前述の実施形態では、各半導体素子１、１Ａ、１Ｂ、１Ｃは、ＳｉＣデバイスであるが、Ｓｉ（シリコン）を半導体材料として用いたＳｉデバイスであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，１Ａ，１Ｂ，１Ｃ 半導体素子
１２ ボディ領域
１３ ｐ型ウェル領域
１４ ドリフト領域
１５ ボディコンタクト領域
１６ ソース領域
１９ ゲート絶縁膜
２０ ゲート電極
２５，１２５ 層間絶縁膜
２６，１２６Ａ，１２６Ｂ コンタクトホール
２７，１２７ ソース電極（エミッタ電極）
３０，１３０ ゲート保護ダイオード
３１，１３１ 第１のｐ型領域
３２，１３２ ｎ型領域
３３，１３３ 第２のｐ型領域
３０Ａ，１３０Ａ 第１のダイオード
３０Ｂ，１３０Ｂ 第２のダイオード
４０ ドレイン電極（コレクタ電極）

Claims (9)

  1. ＳｉＣ半導体からなるソースまたはエミッタ領域およびドレインまたはコレクタ領域と、
    ＳｉＣ半導体からなり、前記ソースまたはエミッタ領域およびドレインまたはコレクタ領域の間に配置されたチャネル領域と、
    前記チャネル領域にゲート絶縁膜を介して対向するゲートと、
    前記ゲートと前記ソースまたはエミッタ領域との間に接続されたダイオードとを含む、半導体素子。
  2. 前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に逆直列接続された２つのダイオードを含む、請求項１に記載の半導体素子。
  3. 前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を制限するように構成されている、請求項１または２に記載の半導体素子。
  4. 前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を、当該ソースまたはエミッタ領域を基準として、正の第１制限電圧と、負の第２制限電圧との間に制限するように構成されており、前記第１制限電圧の絶対値が前記第２制限電圧の絶対値よりも大きく定められている、請求項１または２に記載の半導体素子。
  5. 前記ダイオードが、前記ゲートと前記ソースまたはエミッタ領域の間に印加される電圧を、当該ソースまたはエミッタ領域を基準として、正の第１制限電圧以下に制限するように構成されており、前記第１制限電圧が、前記ソースまたはエミッタ領域およびドレインまたはコレクタ領域間を導通させるための閾値電圧よりも高く、かつ、前記ゲート絶縁膜の耐圧よりも低く定められている、請求項１〜４のいずれか一項に記載の半導体素子。
  6. 前記第１制限電圧が３３Ｖ以下である、請求項４または５に記載の半導体素子。
  7. 前記第２制限電圧が−７Ｖ以上である、請求項４に記載の半導体素子。
  8. 前記ダイオードが、Ｓｉを主とする材料で構成されている、請求項１〜７のいずれか一項に記載の半導体素子。
  9. 前記ダイオードが、前記半導体素子の外周部に形成されている、請求項１〜８のいずれか一項に記載の半導体素子。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014030018A (ja) * 2012-07-30 2014-02-13 General Electric Co <Ge> 炭化ケイ素デバイスにおけるバイアス温度不安定性（ｂｔｉ）を低減する半導体デバイスおよび方法
JP2015015329A (ja) * 2013-07-04 2015-01-22 三菱電機株式会社 ワイドギャップ半導体装置
JP2017521849A (ja) * 2014-04-24 2017-08-03 ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド 高パワーエレクトロニクスのための可変バリアトランジスタ
WO2019092872A1 (ja) 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5811829B2 (ja) * 2011-12-22 2015-11-11 住友電気工業株式会社 半導体装置の製造方法
US9214516B2 (en) 2012-03-30 2015-12-15 Hitachi, Ltd. Field effect silicon carbide transistor
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP6329054B2 (ja) * 2014-10-10 2018-05-23 トヨタ自動車株式会社 スイッチング回路
CN105609548A (zh) * 2015-12-25 2016-05-25 电子科技大学 一种半导体器件及其制造方法
CN109716531B (zh) * 2016-09-23 2022-07-29 三菱电机株式会社 碳化硅半导体装置
JP7069605B2 (ja) * 2017-08-29 2022-05-18 富士電機株式会社 半導体装置の製造方法
CN108389890B (zh) * 2018-01-12 2022-01-07 矽力杰半导体技术(杭州)有限公司 场效应晶体管及其制造方法
JP7135445B2 (ja) * 2018-05-29 2022-09-13 富士電機株式会社 半導体装置
DE102018115728B4 (de) * 2018-06-29 2021-09-23 Infineon Technologies Ag Halbleitervorrichtung, die einen Siliziumcarbidkörper und Transistorzellen enthält
CN109244070B (zh) * 2018-09-25 2020-12-22 嘉兴市晨阳箱包有限公司 一种电压抑制器及其制备方法
US11152350B2 (en) * 2018-12-14 2021-10-19 Texas Instruments Incorporated Dielectric spaced diode
JP7257912B2 (ja) * 2019-08-01 2023-04-14 三菱電機株式会社 半導体装置
CN110491937B (zh) * 2019-08-22 2021-04-13 电子科技大学 一种具有自偏置分离栅结构igbt
CN111554746B (zh) * 2020-04-23 2022-09-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法
CN112802840A (zh) * 2021-04-08 2021-05-14 成都蓉矽半导体有限公司 一种具有过温关断功能的碳化硅mosfet

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590594A (ja) * 1991-09-30 1993-04-09 Nec Corp 縦型ｍｏｓ電界効果トランジスタの製造方法
JP2000022144A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Works Ltd Ｍｏｓｆｅｔ
JP2000294779A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置およびその製法
JP2000294778A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP2001326354A (ja) * 2000-03-06 2001-11-22 Rohm Co Ltd 半導体装置
JP2002314085A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2004214353A (ja) * 2002-12-27 2004-07-29 Nec Kansai Ltd 縦型絶縁ゲート電界効果トランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5825264A (ja) 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
JP3651449B2 (ja) 2002-05-24 2005-05-25 日産自動車株式会社 炭化珪素半導体装置
JP5098214B2 (ja) * 2006-04-28 2012-12-12 日産自動車株式会社 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590594A (ja) * 1991-09-30 1993-04-09 Nec Corp 縦型ｍｏｓ電界効果トランジスタの製造方法
JP2000022144A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Works Ltd Ｍｏｓｆｅｔ
JP2000294779A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置およびその製法
JP2000294778A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP2001326354A (ja) * 2000-03-06 2001-11-22 Rohm Co Ltd 半導体装置
JP2002314085A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2004214353A (ja) * 2002-12-27 2004-07-29 Nec Kansai Ltd 縦型絶縁ゲート電界効果トランジスタ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014030018A (ja) * 2012-07-30 2014-02-13 General Electric Co <Ge> 炭化ケイ素デバイスにおけるバイアス温度不安定性（ｂｔｉ）を低減する半導体デバイスおよび方法
JP2015015329A (ja) * 2013-07-04 2015-01-22 三菱電機株式会社 ワイドギャップ半導体装置
JP2017521849A (ja) * 2014-04-24 2017-08-03 ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド 高パワーエレクトロニクスのための可変バリアトランジスタ
US10553711B2 (en) 2014-04-24 2020-02-04 University Of Florida Research Foundation, Inc. Tunable barrier transistors for high power electronics
WO2019092872A1 (ja) 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置
EP4036990A1 (en) 2017-11-13 2022-08-03 Shindengen Electric Manufacturing Co., Ltd. Wide gap semiconductor device
US11437506B2 (en) 2017-11-13 2022-09-06 Shindengen Electric Manufacturing Co., Ltd. Wide-gap semiconductor device

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