WO2019092872A1 - ワイドギャップ半導体装置 - Google Patents

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high concentration
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俊一 中村
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新電元工業株式会社
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Definitions

  • the present invention relates to a wide gap semiconductor device having a drift layer of a first conductivity type, a well region of the second conductivity type provided in the drift layer, and a source region provided in the well region.
  • a Zener diode In the power MOSFET, in order to protect the gate insulating film, it has been proposed to provide a zener diode between the gate and the source. For example, according to the disclosure of Japanese Patent Application Laid-Open No. 2012-064727, it is proposed that such a Zener diode is manufactured by connecting p-type and n-type polysilicon doped in high concentration in multiple stages.
  • MOSFETs made of wide gap semiconductors such as SiC can be used at high temperatures, leak currents increase at high temperatures in Zener diodes made of polysilicon as described in JP-A-2012-064727. For this reason, there has been a problem that the charge / discharge speed of the gate becomes slow and the switching becomes slow.
  • a MOSFET made of a wide gap semiconductor such as SiC generally requires a higher drive voltage than a Si-MOSFET, and has a large Ciss (input capacitance), so it is susceptible to the charge / discharge speed due to the leak current.
  • the present invention provides a wide gap semiconductor device capable of protecting a gate insulating film and preventing the charge / discharge rate from being reduced.
  • the wide gap semiconductor device is A drift layer of a first conductivity type, A well region of a second conductivity type provided in the drift layer; A source region provided in the well region; A gate contact region provided in the well region and electrically connected to the gate pad; A zener diode region provided in the well region and provided between the source region and the gate contact region in the plane direction; May be provided.
  • the zener diode region includes an ultra-high concentration second conductivity type semiconductor region, and a high concentration first conductivity type semiconductor region provided adjacent to the ultra-high concentration second conductivity type semiconductor region,
  • the gate contact region is provided adjacent to the high concentration first conductivity type semiconductor region,
  • the ultra-high concentration second conductivity type semiconductor region may be provided closer to the source region than the high concentration first conductivity type semiconductor region.
  • the gate contact region may be an ultra-high concentration first conductivity type semiconductor region or a high concentration first conductivity type semiconductor region.
  • the zener diode region and the source region may be separated in the in-plane direction.
  • the wide gap semiconductor device is A drift layer of a first conductivity type, A well region of the second conductivity type provided in the drift layer; A source region provided in the well region; A secondary MOSFET region provided in the well region; Equipped with The secondary MOSFET region includes a pair of first conductivity type semiconductor regions, a second conductivity type semiconductor region provided between the pair of first conductivity type semiconductor regions, the first conductivity type semiconductor region, and A secondary MOSFET gate electrode provided in the second conductivity type semiconductor region via a secondary MOSFET insulating layer and electrically connected to the gate pad; One of the first conductivity type semiconductor regions is electrically connected to a source pad, The other of the first conductivity type semiconductor regions may be electrically connected to the gate pad.
  • the first conductivity type semiconductor region has a high concentration first conductivity type semiconductor region
  • the second conductivity type semiconductor region may have a high concentration second conductivity type semiconductor region.
  • the well region has a first well region provided in a lower part of the gate pad, and a second well region separated from the first well region.
  • the Zener diode region or the secondary MOSFET region may be provided in the first well region.
  • an isolation region made of a first conductivity type semiconductor having an impurity concentration higher than that of the drift layer may be provided.
  • the wide gap semiconductor device is Interlayer insulation film, A gate insulating film provided between the well region and the interlayer insulating film; And further The gate insulating film may have substantially the same thickness.
  • a zener diode region or a secondary MOSFET region is provided between the source region and the gate contact region. Therefore, the gate insulating film can be protected while preventing the charge / discharge rate from being reduced.
  • FIG. 1 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention, and is a cross-sectional view of a portion different from FIG.
  • FIG. 3 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention, and is a cross-sectional view on the cell region side.
  • FIG. 4 is a cross-sectional view of a semiconductor device that can be used in the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a semiconductor device that can be used in the third embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention, and is a cross-section
  • FIG. 6 is a cross-sectional view of a semiconductor device that can be used in the third embodiment of the present invention, and is a cross-sectional view of a portion different from FIG.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention in which the mode according to the first embodiment is adopted.
  • FIG. 8 is a cross-sectional view of a semiconductor device in the case where an aspect according to the first embodiment is adopted in the fourth embodiment of the present invention, and a cross-sectional view of a portion different from FIG.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention in which the mode according to the third embodiment is employed.
  • FIG. 8 is a cross-sectional view of a semiconductor device in the case where an aspect according to the first embodiment is adopted in the fourth embodiment of the present invention, and a cross-sectional view of a portion different from FIG.
  • FIG. 9 is a cross-sectional view of a
  • FIG. 10 is a cross-sectional view of a semiconductor device in the case where an aspect according to the third embodiment is adopted in the fourth embodiment of the present invention, and a cross-sectional view of a portion different from FIG.
  • FIG. 11 is a cross-sectional view of a semiconductor device that can be used in the fifth embodiment of the present invention.
  • first conductivity type is described as n-type
  • second conductivity type is described as p-type
  • the present invention is not limited to such an aspect
  • the first conductivity type is p-type
  • the second conductivity type is It may be n-type.
  • the present embodiment is described using silicon carbide as the wide gap semiconductor, the present invention is not limited to such an aspect, and gallium nitride or the like may be used as the wide gap semiconductor.
  • a direction orthogonal to the thickness direction which is the vertical direction in FIG. 1 is referred to as “in-plane direction”. That is, a plane including the left-right direction of FIG. 1 and the normal direction of the paper surface is the “in-plane direction”.
  • the silicon carbide semiconductor device of the present embodiment is provided on the n-type silicon carbide semiconductor substrate 11 and the first main surface (upper surface) of the silicon carbide semiconductor substrate 11, and n-type carbonization is performed.
  • a drift layer 12 using a silicon material, a plurality of p-type well regions 20 provided in the drift layer 12, and an n-type source region 30 provided in the well region 20 may be provided.
  • the well region 20 may be formed, for example, by implanting a p-type impurity into the drift layer 12, and the source region 30 may be formed, for example, by implanting an n-type impurity into the well region 20.
  • a drain electrode 90 may be provided on the second main surface (lower surface) of the silicon carbide semiconductor substrate 11.
  • a pressure resistant structure may be provided on the outer periphery of the area used as the cell. For example, titanium, aluminum, nickel or the like may be used as the drain electrode 90.
  • the silicon carbide semiconductor device is provided in the well region 20, and is provided in the gate contact region 103 electrically connected to the gate pad 120, and provided in the well region 20.
  • the source region 30 and the gate contact region And a Zener diode region 100 provided between them.
  • the gate contact region 103 and the zener diode region 100 may be formed, for example, by implanting an n-type impurity or a p-type impurity into the well region 20.
  • the gate contact region 103 may be an ultra-high concentration n-type semiconductor region (n ++ ) or a high concentration p-type semiconductor region (n + ).
  • the gate pad 120 is in contact with the ultra-high concentration n-type semiconductor region (n ++ ) or the high concentration p-type semiconductor region (n + ) through the gate contact hole provided in the interlayer insulating film 65. It may be formed by In the embodiment shown in FIG. 1, the gate contact region 103 is an ultra-high concentration n-type semiconductor region (n ++ ), and the ultra-high concentration n-type semiconductor region (n ++ ) and the gate pad 120 are electrically connected. It is connected.
  • the gate pad 120 may be connected to the gate electrode 125 to form the gate connection region 126 at a location different from the location where the gate contact region 103 exists.
  • Gate connection region 126 may be formed by contact between gate electrode 125 and gate pad 120 via a gate contact hole provided in interlayer insulating film 65.
  • a gate insulating film 60 may be provided between the well region 20 and the interlayer insulating film 65, and the gate insulating film 60 may have substantially the same thickness. That is, in the present embodiment, the field insulating film generally provided below the gate pad 120 may not be used. Note that “approximately the same thickness” means that the thickness is within 10% of the average thickness D 0 of the gate insulating film 60, and the thickness of the gate insulating film 60 between the well region 20 and the interlayer insulating film 65 is It means that the thickness is 0.9 ⁇ D 0 or more and 1.1 ⁇ D 0 or less.
  • a gate electrode 125 may be provided on the gate insulating film 60 between the source regions 30. As shown in FIG. 2, the gate electrode 125 is electrically connected to the gate pad 120.
  • Drift layer 12 may be formed on the first main surface of silicon carbide semiconductor substrate 11 by the CVD method or the like.
  • the impurity concentration of the n-type in the drift layer 12 may be smaller than the impurity concentration of the n-type in the silicon carbide semiconductor substrate 11, drift layer 12 is low concentration region (n -), and the silicon carbide semiconductor substrate 11 is the drift The concentration may be higher compared to layer 12.
  • N or P can be used as the n-type impurity
  • Al or B can be used as the p-type impurity.
  • the impurity concentration in the low concentration region (n ⁇ ) which is the drift layer 12 of the present embodiment is, for example, 1 ⁇ 10 14 to 4 ⁇ 10 16 cm ⁇ 3
  • the impurity concentration in the silicon carbide semiconductor substrate 11 is, for example, 1 ⁇ 10 It is 18 to 3 ⁇ 10 19 cm -3 .
  • the gate pad 120 may be formed of, for example, a metal such as Al, and the gate electrode 125 may be formed of, for example, polysilicon or the like.
  • An interlayer insulating film 65 may be formed on the top surface of the gate electrode 125 or the like.
  • the gate electrode 125 may be formed using a CVD method, a photolithography technique, or the like.
  • the interlayer insulating film 65 may be formed by a CVD method or the like, and may be formed of silicon dioxide, for example.
  • the Zener diode region 100 is a high concentration n-type semiconductor region provided adjacent to the ultra-high concentration p-type semiconductor region (p ++ ) 102 and the ultra-high concentration p-type semiconductor region 102 described above. And (n + ) 101.
  • the gate contact region 103 described above may be provided adjacent to the high concentration n-type semiconductor region 101.
  • the impurity concentration in the high concentration n-type region (n + ) in the present embodiment is, for example, 1 ⁇ 10 18 to 2 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration in the ultra-high concentration n-type region (n ++ ) is For example, it is 2 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the impurity concentration in the well region 20 in the present embodiment is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration in the ultra-high concentration p-type region (p ++ ) is, for example, 2 ⁇ 10 19 to 1 ⁇ a 10 21 cm -3
  • the impurity concentration of the high concentration p-type region (p +) is, for example, 3 ⁇ 10 17 ⁇ 2 ⁇ 10 19 cm -3.
  • Each of the ultra-high concentration p-type semiconductor region 102, the high-concentration n-type semiconductor region 101, and the gate contact region 103 may have substantially the same depth.
  • “substantially the same depth” means that the depth is within 10% of the average depth. Therefore, it can be said that the ultra-high concentration p-type semiconductor region 102, the high concentration n-type semiconductor region 101, and the gate contact region 103 have substantially the same depth.
  • Ultra-high-concentration p-type semiconductor region 102, high-concentration n-type semiconductor region 101, and gate contact region 103 meaning that the depth is within 10% of the average depth H 0 of semiconductor region 101 and gate contact region 103.
  • the depth of each of these means is 0.9 ⁇ H 0 or more and 1.1 ⁇ H 0 or less.
  • each of the ultra-high concentration p-type semiconductor region 102, the high-concentration n-type semiconductor region 101, and the gate contact region 103, and each of the high-concentration n-type region 31 and the ultra-high concentration n-type region 32 of the source region 30 are substantially identical.
  • the depth of the well region 20 is positioned such that the bottom surface thereof is higher than the bottom surface of the drift layer 12, and the well region 20 is provided in the drift layer 12. Further, the depth of the source region 30 is positioned such that the bottom surface thereof is higher than the bottom surface of the well region 20, and the source region 30 is formed in the well region 20. Further, the depths of gate contact region 103 and zener diode region 100 are positioned such that the bottoms thereof are higher than the bottom surface of well region 20, and gate contact region 103 and zener diode region 100 are formed in well region 20. It will be
  • a portion of the source region 30 connected to the source pad 110 is an ultra-high concentration n-type region (n ++ ), and is adjacent to the ultra-high concentration n-type region (n ++ ) and is a high concentration n-type region (n + ) May be provided.
  • the zener diode region 100 as in the present embodiment is not provided only around the gate pad 120, but a wire for the gate electrode provided on the interlayer insulating film 65 along all or part of the peripheral portion of the cell region. It may be provided around the gate runner (not shown). Further, the present invention is not limited to such an aspect, and the zener diode region 100 as in this embodiment may be provided only around the gate pad 120 or may be provided only around the gate runner. Good.
  • the source region 30 is provided adjacent to the high concentration n-type region (n + ) 31 disposed on the gate electrode 125 side and the high concentration n-type region (n + ) 31. And a high concentration n-type region (n ++ ) 32.
  • the ultra-high concentration p-type semiconductor region 102 of the Zener diode region 100 may be provided adjacent to the ultra-high concentration n-type region (n ++ ) 32.
  • Nickel, titanium or an alloy containing nickel or titanium between the ultra-high concentration n-type region (n ++ ) 32 of the source region 30 and the ultra-high concentration p-type semiconductor region 102 of the Zener diode region 100 and the source pad 110 A metal layer 40 may be provided.
  • the ultra-high concentration n-type region (n ++ ) 32 of the source region 30 may make ohmic contact with the metal layer 40 provided below the source pad 110. Also, the ultra-high concentration p-type semiconductor region 102 may be in ohmic contact with the metal layer 40 provided below the source pad 110.
  • well contact regions 21 in contact with the metal layer 40 may be provided between the planar directions of the source regions 30.
  • the well contact region 21 may be made of an ultra-high concentration p-type semiconductor.
  • the well contact region 21 and the metal layer 40 may make ohmic contact.
  • the well contact region 21 may be formed, for example, by implanting a p-type impurity into the well region 20.
  • the charge / discharge rate is prevented from being delayed.
  • the gate insulating film 60 can be protected.
  • a high concentration n-type semiconductor region (n + ) 101 provided with a Zener diode region 100 adjacent to the ultra-high concentration p-type semiconductor region (p ++ ) 102 and the ultra-high concentration p-type semiconductor region (p ++ ) 102
  • the breakdown voltage is an ultra-high concentration p-type semiconductor region 102 and a high concentration n-type semiconductor region It is decided by the junction between 101.
  • a wide gap semiconductor such as silicon carbide
  • a suitable withstand voltage (for example, 15 to 40 V) can be used.
  • the impurity concentration in the high concentration n-type semiconductor region (n + ) 101 is 2.5 ⁇ 10 18 cm ⁇ 3 and the impurity concentration in the ultra-high concentration p-type semiconductor region (p ++ ) 102 is 4H—SiC.
  • the voltage was sufficiently higher than this (for example, 2 ⁇ 10 20 cm ⁇ 3 )
  • the withstand voltage by device simulation was about 30 V.
  • the junction between the drift layer 12 and the well region 20 is formed by thickening the thickness of the well region 20 to such an extent that the parasitic bipolar transistor does not operate. Part of the capacity can be transferred to Crss (reverse transfer capacity). As a result, passive mirror operation can be performed, and dV / dt can be prevented from rising more than necessary.
  • a mode is adopted in which the gate insulating film 60 provided between the well region 20 and the interlayer insulating film 65 has substantially the same thickness and no field insulating film is provided.
  • the gate breakdown voltage can be prevented from decreasing. That is, when the field insulating film is provided and the gate insulating film 60 is mounted on the field insulating film, a step is formed in the gate insulating film 60. When such a step portion is formed, the gate breakdown voltage is lowered.
  • the gate insulating film 60 as described above has substantially the same thickness and the embodiment without the field insulating film is employed, such a stepped portion is not formed in the first place, so the gate breakdown voltage is It is possible to prevent it from falling.
  • the well region 20 provided with the Zener diode region 100 and the well region 20 provided with the source region 30 are separated in the surface direction. Others are similar to the first embodiment, and any configuration adopted in the first embodiment can be adopted in the second embodiment. The members described in the first embodiment will be described with the same reference numerals.
  • the thickness of the well region 20 is increased to allow the space between the Zener diode region 100 and the well region 20 to be increased. It is possible to move a part of the junction capacitance to Crss (reverse transfer capacitance), and also to allow passive mirror operation. When such passive mirror operation is performed, it is useful to separate the well region 20 in which the ultra-high concentration p-type semiconductor region 102 of the Zener diode region 100 and the source region 30 are formed. In this case, as shown in FIG. 4, the well region 20 where the ultra-high concentration p-type semiconductor region 102 of the zener diode region 100 and the well contact region 21 adjacent to the source region 30 are formed is separated in the surface direction. It is also good.
  • a planar secondary MOSFET region 150 is provided in the well region 20.
  • the secondary MOSFET region 150 includes a pair of n-type semiconductor regions 151a, 151b, 152a and 152b, and a p-type semiconductor region 156 provided between the pair of n-type semiconductor regions 151a, 151b, 152a and 152b.
  • a secondary MOSFET provided on n-type semiconductor regions 151a, 151b, 152a, 152b and p-type semiconductor region 156 via gate insulating film 60 which is a secondary MOSFET insulating layer and electrically connected to gate pad 120 And a gate electrode 159. Any configuration adopted in each of the above embodiments can be adopted in the third embodiment.
  • one of the pair of n-type semiconductor regions 151a, 151b, 152a, 152b has n-type semiconductor regions 151a, 152a electrically connected to the source pad 110, and the other has a gate pad. And n-type semiconductor regions 151 b and 152 b electrically connected to the transistor 120.
  • the n-type semiconductor regions 151a, 151b, 152a, 152b of the secondary MOSFET region 150 are ultrahigh in impurity concentration higher than the high concentration n-type regions (n.sup. + ) 151a, 151b and the high concentration n-type regions 151a, 151b. It may have a concentration n-type region (n ++ ) 152a, 152b.
  • One ultra-high concentration n-type region 152 a contacts source pad 110 via metal layer 40 to form a source contact region, and the other ultra-high concentration n-type region 152 b contacts gate pad 120 to form a gate contact region May be formed.
  • the p-type semiconductor region 156 of the secondary MOSFET region 150 may be a high concentration p-type semiconductor region (p + ).
  • the threshold voltage of the secondary MOSFET needs to be higher than the positive bias to be applied to the gate of the cell portion. Therefore, at least the gate insulating film 60 of the secondary MOSFET has substantially the same thickness as that of the cell portion. In this case, the impurity concentration of the p-type semiconductor region 156 needs to be higher than that of the well region 20.
  • the gate electrode 125 and the gate pad 120 are electrically connected via the gate connection region 126.
  • the gate electrode 125 and the secondary MOSFET gate electrode 159 shown in FIG. 5 may be electrically connected. Also, the gate electrode 125 and the secondary MOSFET gate electrode 159 may be integrally configured.
  • the depths of the n-type semiconductor regions 151a, 151b, 152a, 152b and the p-type semiconductor region 156 of the secondary MOSFET region 150 are positioned such that the bottom surface thereof is higher than the bottom surface of the well region 20.
  • the n-type semiconductor regions 151a, 151b, 152a, 152b and the p-type semiconductor region 156 of the secondary MOSFET region 150 are formed.
  • Each of n-type semiconductor regions 151a, 151b, 152a, 152b and p-type semiconductor region 156 of secondary MOSFET region 150 is formed, for example, by implanting n-type impurity or p-type impurity into well region 20. May be
  • Each of the n-type semiconductor regions 151a, 151b, 152a, 152b and the p-type semiconductor region 156 may have substantially the same depth.
  • the n-type semiconductor regions 151a, 151b, 152a, 152b and the p-type semiconductor region 156, and the high concentration n-type region 31 and the ultra-high concentration n-type region 32 of the source region 30 also have substantially the same depth. It is also good.
  • the secondary MOSFET region 150 as in this embodiment may be provided around the gate runner, not just around the gate pad 120. Also, the present invention is not limited to such an aspect, and the secondary MOSFET region 150 as in this embodiment may be provided only on the periphery of the gate pad 120 or provided on the periphery of the gate runner. May be
  • both the zener diode region 100 as described in the above embodiments and the secondary MOSFET region 150 in the present embodiment may be employed, and the zener diode region 100 and the secondary MOSFET region 150 may be gated. It may be provided around the pad 120 and around the gate runner. Also, both the zener diode region 100 and the secondary MOSFET region 150 may be provided only around the gate pad 120 or may be provided only around the gate runner. Alternatively, one of the zener diode region 100 and the secondary MOSFET region 150 may be provided only around the gate pad 120, and the other may be provided only around the gate runner.
  • the well region 20 is separated in the surface direction from the first well region 20a provided in a part below the gate pad 120 and the first well region 20a. And the second well region 20b.
  • Any configuration adopted in each of the above embodiments can be adopted in the fourth embodiment.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • the Zener diode region 100 is provided in the first well region 20a.
  • a part of the secondary MOSFET region 150 is provided in the first well region 20a.
  • the first well region 20a and the second well region 20b are provided separately, and a large number of portions under the gate pad 120 (for example, 80% or more in surface area) It is useful to provide the second well region 20b which is separated from the cell region and the first well region 20a where the zener diode region 100 or the secondary MOSFET region 150 is formed. .
  • dV / dt By separately providing the first well region 20a and the second well region 20b in this manner, it is possible to prevent dV / dt from being significantly restricted.
  • an isolation region 105 made of an n-type semiconductor having an impurity concentration higher than that of the drift layer 12 may be provided between the first well region 20a and the second well region 20b.
  • the isolation region 105 may be formed, for example, by implanting an n-type impurity into the vicinity of the gap of the well region 20.
  • the impurity concentration in the separation region 105 is, for example, 5 ⁇ 10 16 to 5 ⁇ 10 17 cm ⁇ 3 .
  • an ultra-high concentration n-type region (n ++ is used as a gate contact region). Not to make ohmic contact with the gate pad 120, but to adopt a high concentration n-type region (n.sup. + ) 103a as a gate contact region so that the gate contact region 103a is in Schottky contact with the gate pad 120. ing.
  • portions other than the end portion of the gate contact region 103a is, has a low n-type impurity concentration than the impurity concentration of the p-type well region 20, for example, a low concentration n-type region - a 109 (n) It may be Any configuration adopted in each of the above embodiments can be adopted in the fifth embodiment.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • a negative bias eg, ⁇ 3V or less
  • the gate contact region 103a is separated by the low concentration n-type region 109, it is possible to deplete at a place other than the end of the gate contact region 103a. It becomes possible to prevent Ciss (input capacity) from excessively increasing.

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Abstract

ワイドギャップ半導体装置は、第１導電型のワイドギャップ半導体材料を用いたドリフト層１２と、前記ドリフト層１２に設けられた第２導電型からなるウェル領域２０と、前記ウェル領域２０に設けられたソース領域３０と、前記ウェル領域２０に設けられ、ゲートパッド１２０に電気的に接続されるゲートコンタクト領域１０３と、前記ウェル領域２０に設けられ、前記ソース領域３０と前記ゲートコンタクト領域１０３との間に設けられたツェナーダイオード領域１００と、を有する。

Description

ワイドギャップ半導体装置
　本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、ウェル領域に設けられたソース領域と、を有するワイドギャップ半導体装置に関する。
　パワーＭＯＳＦＥＴにおいては、ゲート絶縁膜を保護するために、ゲート－ソース間にツェナーダイオードを設けることが提案されている。例えば特開２０１２－０６４７２７号公報の開示によれば、こうしたツェナーダイオードが高濃度にドープしたｐ型及びｎ型ポリシリコンを多段接続することで作製することが提案されている。
　ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴは、それ自身は高温で使用できるが、特開２０１２－０６４７２７号公報のようにポリシリコンで構成されたツェナーダイオードでは、高温においてリーク電流が増えてくる。このため、ゲートの充放電速度が遅くなり、スイッチングが遅くなる課題があった。ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴは一般にＳｉ－ＭＯＳＦＥＴよりも高い駆動電圧を必要とし、Ｃｉｓｓ（入力容量）も大きいので、リーク電流によって充放電速度への影響を受けやすい。
　本発明は、ゲート絶縁膜を保護でき、かつ充放電速度が遅くなることを防止できるワイドギャップ半導体装置を提供する。
［概念１］
　本発明の概念１によるワイドギャップ半導体装置は、
　第１導電型のドリフト層と、
　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
　前記ウェル領域に設けられたソース領域と、
　前記ウェル領域に設けられ、ゲートパッドに電気的に接続されるゲートコンタクト領域と、
　前記ウェル領域に設けられ、面方向において前記ソース領域と前記ゲートコンタクト領域との間に設けられたツェナーダイオード領域と、
　を備えてもよい。
［概念２］
　本発明の概念１によるワイドギャップ半導体装置において、
　前記ツェナーダイオード領域は、超高濃度第２導電型半導体領域と、前記超高濃度第２導電型半導体領域に隣接して設けられた高濃度第１導電型半導体領域と、を有し、
　前記ゲートコンタクト領域は、前記高濃度第１導電型半導体領域に隣接して設けられ、
　前記超高濃度第２導電型半導体領域は前記高濃度第１導電型半導体領域よりもソース領域側に設けられてもよい。
［概念３］
　本発明の概念１又は２によるワイドギャップ半導体装置において、
　前記ゲートコンタクト領域は超高濃度第１導電型半導体領域又は高濃度第１導電型半導体領域であってもよい。
［概念４］
　本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
　前記ツェナーダイオード領域と前記ソース領域とは面内方向で分離されてもよい。
［概念５］
　本発明の概念５によるワイドギャップ半導体装置は、
　第１導電型のドリフト層と、
　前記ドリフト層に設けられた第２導電型のウェル領域と、
　前記ウェル領域に設けられたソース領域と、
　前記ウェル領域に設けられた副次的ＭＯＳＦＥＴ領域と、
　を備え、
　前記副次的ＭＯＳＦＥＴ領域は、一対の第１導電型半導体領域と、前記一対の第１導電型半導体領域の間に設けられた第２導電型半導体領域と、前記第１導電型半導体領域及び前記第２導電型半導体領域に副次的ＭＯＳＦＥＴ絶縁層を介して設けられ、前記ゲートパッドに電気的に接続される副次的ＭＯＳＦＥＴゲート電極と、を有し、
　前記第１導電型半導体領域の一方はソースパッドに電気的に接続され、
　前記第１導電型半導体領域の他方はゲートパッドに電気的に接続されてもよい。
［概念６］
　本発明の概念５によるワイドギャップ半導体装置において、
　前記第１導電型半導体領域は高濃度第１導電型半導体領域を有し、
　前記第２導電型半導体領域は高濃度第２導電型半導体領域を有してもよい。
［概念７］
　本発明の概念１乃至６のいずれか１つによるワイドギャップ半導体装置において、
　前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
　前記第１ウェル領域に、前記ツェナーダイオード領域又は前記副次的ＭＯＳＦＥＴ領域が設けられてもよい。
［概念８］
　本発明の概念１乃至７のいずれか１つによるワイドギャップ半導体装置において、
　前記第１ウェル領域と前記第２ウェル領域との間に、前記ドリフト層よりも不純物濃度の高い第１導電型半導体からなる分離領域が設けられてもよい。
［概念９］
　本発明の概念１乃至８のいずれか１つによるワイドギャップ半導体装置は、
　層間絶縁膜と、
　前記ウェル領域と前記層間絶縁膜との間に設けられたゲート絶縁膜と、
　をさらに備え、
　前記ゲート絶縁膜は略同一の厚みを有してもよい。
　本発明では、ソース領域とゲートコンタクト領域との間にツェナーダイオード領域又は副次的ＭＯＳＦＥＴ領域が設けられている。このため、充放電速度が遅くなることを防止しつつ、ゲート絶縁膜を保護できる。
図１は、本発明の第１の実施の形態で用いられうる半導体装置の断面図である。 図２は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、図１とは異なる箇所の断面図である。 図３は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、セル領域側における断面図である。 図４は、本発明の第２の実施の形態で用いられうる半導体装置の断面図である。 図５は、本発明の第３の実施の形態で用いられうる半導体装置の断面図である。 図６は、本発明の第３の実施の形態で用いられうる半導体装置の断面図であって、図５とは異なる箇所の断面図である。 図７は、本発明の第４の実施の形態であって第１の実施の形態に準じた態様を採用した場合の半導体装置の断面図である。 図８は、本発明の第４の実施の形態において第１の実施の形態に準じた態様を採用した場合の半導体装置の断面図であって、図７とは異なる箇所の断面図である。 図９は、本発明の第４の実施の形態であって第３の実施の形態に準じた態様を採用した場合の半導体装置の断面図である。 図１０は、本発明の第４の実施の形態において第３の実施の形態に準じた態様を採用した場合の半導体装置の断面図であって、図９とは異なる箇所の断面図である。 図１１は、本発明の第５の実施の形態で用いられうる半導体装置の断面図である。
第１の実施の形態
《構成》
　本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１の上下方向である厚み方向と直交する方向を「面内方向」と呼ぶ。すなわち、図１の左右方向及び紙面の法線方向を含む面が「面内方向」になる。
　図３に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３０と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３０は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。
　図１に示すように、炭化ケイ素半導体装置は、ウェル領域２０に設けられ、ゲートパッド１２０に電気的に接続されるゲートコンタクト領域１０３と、ウェル領域２０に設けられ、ソース領域３０とゲートコンタクト領域１０３との間に設けられたツェナーダイオード領域１００と、を有してもよい。ゲートコンタクト領域１０３及びツェナーダイオード領域１００は例えばウェル領域２０に対してｎ型の不純物又はｐ型の不純物を注入することで形成されてもよい。
　ゲートコンタクト領域１０３は、超高濃度ｎ型半導体領域（ｎ＋＋）又は高濃度ｐ型半導体領域（ｎ＋）であってもよい。ゲートコンタクト領域１０３は、層間絶縁膜６５に設けられたゲートコンタクトホールを介してゲートパッド１２０と超高濃度ｎ型半導体領域（ｎ＋＋）又は高濃度ｐ型半導体領域（ｎ＋）とが接触することで形成されてもよい。なお、図１に示す態様では、ゲートコンタクト領域１０３は超高濃度ｎ型半導体領域（ｎ＋＋）となっており、超高濃度ｎ型半導体領域（ｎ＋＋）とゲートパッド１２０とが電気的に接続されている。
　図２に示すように、ゲートコンタクト領域１０３が存在する箇所と異なる箇所では、ゲートパッド１２０がゲート電極１２５に接続されて、ゲート接続領域１２６を形成してもよい。ゲート接続領域１２６は、層間絶縁膜６５に設けられたゲートコンタクトホールを介してゲート電極１２５とゲートパッド１２０とが接触することで形成されてもよい。
　ウェル領域２０と層間絶縁膜６５との間にゲート絶縁膜６０が設けられ、このゲート絶縁膜６０は略同一の厚みを有してもよい。つまり、本実施の形態では、一般的にゲートパッド１２０の下方に設けられるフィールド絶縁膜が用いられなくてもよい。なお、「略同一の厚み」とは、ゲート絶縁膜６０の平均厚みＤ０の１０％以内の厚みにあることを意味し、ウェル領域２０と層間絶縁膜６５との間のゲート絶縁膜６０の厚みが０．９×Ｄ０以上であり、１．１×Ｄ０以下であることを意味している。
　図１に示すように、ソース領域３０の間のゲート絶縁膜６０にはゲート電極１２５が設けられてもよい。図２に示すように、ゲート電極１２５はゲートパッド１２０と電気的に接続されている。
　ドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、ドリフト層１２は低濃度領域（ｎ－）となり、炭化ケイ素半導体基板１１はドリフト層１２と比較して濃度が高くなってもよい。
ｎ型の不純物としてはＮやＰ等を用いることができ、ｐ型の不純物としてはＡｌやＢ等を用いることができる。本実施の形態のドリフト層１２である低濃度領域（ｎ－）における不純物濃度は例えば１×１０１４～４×１０１６ｃｍ－３であり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８～３×１０１９ｃｍ－３である。
　ゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
　図１に示すように、ツェナーダイオード領域１００は、前述した超高濃度ｐ型半導体領域（ｐ＋＋）１０２と、超高濃度ｐ型半導体領域１０２に隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）１０１と、を有してもよい。前述したゲートコンタクト領域１０３は、高濃度ｎ型半導体領域１０１に隣接して設けられてもよい。なお、本実施の形態における高濃度ｎ型領域（ｎ＋）における不純物濃度は例えば１×１０１８～２×１０１９ｃｍ－３であり、超高濃度ｎ型領域（ｎ＋＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３である。本実施の形態におけるウェル領域２０における不純物濃度は例えば５×１０１６～１×１０１９ｃｍ－３であり、超高濃度ｐ型領域（ｐ＋＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３であり、高濃度ｐ型領域（ｐ＋）の不純物濃度は例えば３×１０１７～２×１０１９ｃｍ－３である。
　超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々は略同一の深さであってもよい。なお、本実施の形態において「略同一の深さ」とは、平均深さの１０％以内の深さにあることを意味する。このため、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々は略同一の深さであるということは、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の平均深さＨ０の１０％以内の深さにあることを意味し、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々の深さが０．９×Ｈ０以上であり、１．１×Ｈ０以下であることを意味している。
　また、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々と、ソース領域３０の高濃度ｎ型領域３１及び超高濃度ｎ型領域３２の各々も略同一の深さであってもよい。
　ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられることになる。また、ソース領域３０の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３０が形成されることになる。また、ゲートコンタクト領域１０３及びツェナーダイオード領域１００の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にゲートコンタクト領域１０３及びツェナーダイオード領域１００が形成されることになる。
　ソース領域３０のうち、ソースパッド１１０に接続される箇所は超高濃度ｎ型領域（ｎ＋＋）となり、超高濃度ｎ型領域（ｎ＋＋）に隣接して高濃度ｎ型領域（ｎ＋）が設けられてもよい。
　本実施の形態のようなツェナーダイオード領域１００はゲートパッド１２０の周囲だけに設けるのではなく、セル領域の周縁部の全部または一部に沿って層間絶縁膜６５上に設けられたゲート電極に対する配線であるゲートランナー（図示せず）の周囲に設けるようにしてもよい。また、このような態様に限られることはなく、本実施の形態のようなツェナーダイオード領域１００は、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。
　図１に示すように、ソース領域３０は、ゲート電極１２５側に配置された高濃度ｎ型領域（ｎ＋）３１と、高濃度ｎ型領域（ｎ＋）３１に隣接して設けられた超高濃度ｎ型領域（ｎ＋＋）３２とを有してもよい。そして、超高濃度ｎ型領域（ｎ＋＋）３２に隣接してツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２が設けられてもよい。ソース領域３０の超高濃度ｎ型領域（ｎ＋＋）３２及びツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。
　ソース領域３０の超高濃度ｎ型領域（ｎ＋＋）３２はソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。また、超高濃度ｐ型半導体領域１０２もソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。
　図３に示すように、ソース領域３０の面方向の間には、金属層４０と接触するウェルコンタクト領域２１が設けられてもよい。ウェルコンタクト領域２１は超高濃度のｐ型半導体からなってもよい。ウェルコンタクト領域２１と金属層４０とはオーミック接触してもよい。ウェルコンタクト領域２１は例えばウェル領域２０に対してｐ型の不純物を注入することで形成されてもよい。
《作用・効果》
　次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
　本実施の形態において、図１に示すように、ソース領域３０とゲートコンタクト領域１０３との間にツェナーダイオード領域１００を設ける態様を採用した場合には、充放電速度が遅くなることを防止しつつ、ゲート絶縁膜６０を保護できる。
　ツェナーダイオード領域１００が、超高濃度ｐ型半導体領域（ｐ＋＋）１０２と、超高濃度ｐ型半導体領域（ｐ＋＋）１０２に隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）１０１とを有し、高濃度ｎ型半導体領域１０１におけるｎ型不純物濃度がウェル領域２０のｐ型不純物濃度よりも高い場合には、耐圧が超高濃度ｐ型半導体領域１０２と高濃度ｎ型半導体領域１０１との間の接合で決まる。炭化ケイ素等のワイドギャップ半導体の場合は、このような高濃度領域同士の接合が一段だけであっても、ゲートに十分な正バイアスを印加でき、かつ、過剰な正バイアスからは保護するのに好適な耐圧（たとえば１５～４０Ｖ）とすることができる。例えば、４Ｈ－ＳｉＣを用い、高濃度ｎ型半導体領域（ｎ＋）１０１における不純物濃度が２．５×１０１８ｃｍ－３で、超高濃度ｐ型半導体領域（ｐ＋＋）１０２における不純物濃度がこれよりも十分高い（例えば２×１０２０ｃｍ－３）とき、デバイスシミュレーションによる耐圧は３０Ｖ程度であった。
　また、本実施の形態のようなツェナーダイオード領域１００を設けた場合において、寄生バイポーラトランジスタが動作しない程度にウェル領域２０の厚みを厚くすることで、ドリフト層１２とウェル領域２０との間の接合容量の一部をＣｒｓｓ（逆伝達容量）に移動することができる。この結果、パッシブミラー動作をさせることも可能になり、ｄＶ／ｄｔが必要以上に上昇するのを防止することも可能になる。
　本実施の形態において、図２のように、ウェル領域２０と層間絶縁膜６５との間に設けられるゲート絶縁膜６０が略同一の厚みを有しており、フィールド絶縁膜を設けない態様を採用した場合には、ゲート耐圧が下がることを防止できる。つまり、フィールド絶縁膜を設け、フィールド絶縁膜にゲート絶縁膜６０を乗り上げる構成を採用した場合には、ゲート絶縁膜６０に段差部が形成されることになる。このような段差部が形成されると、ゲート耐圧が下がってしまうことになる。他方、前述したようなゲート絶縁膜６０が略同一の厚みを有しており、フィールド絶縁膜を設けない態様を採用した場合には、このような段差部がそもそも形成されないことから、ゲート耐圧が下がってしまうことを防止できる。
第２の実施の形態
　次に、本発明の第２の実施の形態について説明する。
　本実施の形態では、図４に示すように、ツェナーダイオード領域１００の設けられたウェル領域２０とソース領域３０の設けられたウェル領域２０が面方向で分離されている。その他については、第１の実施の形態と同様であり、第１の実施の形態で採用したあらゆる構成を第２の実施の形態でも採用することができる。第１の実施の形態で説明した部材に対しては同じ符号を付して説明する。
　第１の実施の形態でも述べたように、本実施の形態のようなツェナーダイオード領域１００を設けた場合においてウェル領域２０の厚みを厚くすることで、ツェナーダイオード領域１００とウェル領域２０との間の接合容量の一部をＣｒｓｓ（逆伝達容量）に移動することができ、パッシブミラー動作をさせることも可能になる。このようなパッシブミラー動作をさせる場合には、ツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２とソース領域３０とが形成されるウェル領域２０が分離されることが有益である。この場合、図４に示すように、ツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２と、ソース領域３０に隣接するウェルコンタクト領域２１とが形成されるウェル領域２０を面方向で分離してもよい。
第３の実施の形態
　次に、本発明の第３の実施の形態について説明する。
　本実施の形態では、図５に示すように、ウェル領域２０内に平面型の副次的ＭＯＳＦＥＴ領域１５０が設けられている。この副次的ＭＯＳＦＥＴ領域１５０は、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂと、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂの間に設けられたｐ型半導体領域１５６と、ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６に副次的ＭＯＳＦＥＴ絶縁層であるゲート絶縁膜６０を介して設けられ、ゲートパッド１２０に電気的に接続される副次的ＭＯＳＦＥＴゲート電極１５９と、を有している。上記各実施の形態で採用したあらゆる構成を第３の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。図５に示す態様では、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂのうちの一方がソースパッド１１０と電気的に接続されたｎ型半導体領域１５１ａ，１５２ａを有し、他方がゲートパッド１２０と電気的に接続されたｎ型半導体領域１５１ｂ，１５２ｂを有している。
　副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂは、高濃度ｎ型領域（ｎ＋）１５１ａ，１５１ｂと、高濃度ｎ型領域１５１ａ，１５１ｂよりも不純物濃度の高い超高濃度ｎ型領域（ｎ＋＋）１５２ａ，１５２ｂと、を有してもよい。一方の超高濃度ｎ型領域１５２ａが金属層４０を介してソースパッド１１０と接触してソースコンタクト領域を形成し、他方の超高濃度ｎ型領域１５２ｂがゲートパッド１２０に接触してゲートコンタクト領域を形成してもよい。副次的ＭＯＳＦＥＴ領域１５０のｐ型半導体領域１５６は高濃度ｐ型半導体領域（ｐ＋）であってもよい。当該副次的ＭＯＳＦＥＴの閾値電圧は、セル部のゲートに印加されるべき正バイアスよりも高くする必要があり、したがって、少なくとも当該副次的ＭＯＳＦＥＴのゲート絶縁膜６０をセル部と略同一の厚みとする場合は、ｐ型半導体領域１５６の不純物濃度はウェル領域２０よりも高くする必要がある。
　図６に示すようにゲート電極１２５とゲートパッド１２０とは、ゲート接続領域１２６を介して電気的に接続されている。このゲート電極１２５と図５に示す副次的ＭＯＳＦＥＴゲート電極１５９とは電気的に接続されてもよい。また、ゲート電極１２５と副次的ＭＯＳＦＥＴゲート電極１５９とは一体に構成されてもよい。
　副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内に副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６が形成されることになる。副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の各々は例えばウェル領域２０に対してｎ型の不純物又はｐ型の不純物を注入することで形成されてもよい。
　ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の各々は略同一の深さであってもよい。また、ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６と、ソース領域３０の高濃度ｎ型領域３１及び超高濃度ｎ型領域３２の各々も略同一の深さであってもよい。
　本実施の形態のような副次的ＭＯＳＦＥＴ領域１５０はゲートパッド１２０の周囲だけに設けるのではなく、ゲートランナーの周囲に設けるようにしてもよい。また、このような態様に限られることはなく、本実施の形態のような副次的ＭＯＳＦＥＴ領域１５０は、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。
　また、上記各実施の形態で示したようなツェナーダイオード領域１００と本実施の形態における副次的ＭＯＳＦＥＴ領域１５０の両方を採用してもよく、ツェナーダイオード領域１００及び副次的ＭＯＳＦＥＴ領域１５０をゲートパッド１２０の周囲とゲートランナーの周囲に設けるようにしてもよい。また、ツェナーダイオード領域１００と副次的ＭＯＳＦＥＴ領域１５０の両方を、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。また、ツェナーダイオード領域１００と副次的ＭＯＳＦＥＴ領域１５０の一方をゲートパッド１２０の周囲だけに設け、他方をゲートランナーの周囲だけに設けるようにしてもよい。
第４の実施の形態
　次に、本発明の第４の実施の形態について説明する。
　本実施の形態では、図７乃至図１０に示すように、ウェル領域２０が、ゲートパッド１２０の下方の一部に設けられた第１ウェル領域２０ａと、第１ウェル領域２０ａと面方向で分離された第２ウェル領域２０ｂとを有している。上記各実施の形態で採用したあらゆる構成を第４の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。図７に示す態様では、第１ウェル領域２０ａ内にツェナーダイオード領域１００が設けられている。図９に示す態様では、第１ウェル領域２０ａ内に副次的ＭＯＳＦＥＴ領域１５０の一部が設けられている。
　スイッチング時にゲートパッド１２０の下方にあるドリフト層１２とウェル領域２０との間の大きな接合容量を充電する変位電流が原因でウェル領域２０の電位が上昇しようとした場合、ゲート電極１２５に大きな電流が流れることがある。この場合には、ｄＶ／ｄｔが著しく制限されることになる。このため、本実施の形態のように第１ウェル領域２０ａと第２ウェル領域２０ｂとを分離して設け、ゲートパッド１２０の下方側領域の多くの部分（例えば面方向の面積で８０％以上の部分）を第２ウェル領域２０ｂが占め、この第２ウェル領域２０ｂをセル領域及びツェナーダイオード領域１００又は副次的ＭＯＳＦＥＴ領域１５０の形成された第１ウェル領域２０ａから切り離して設けることが有益である。このように第１ウェル領域２０ａと第２ウェル領域２０ｂとを分離して設けることで、ｄＶ／ｄｔが著しく制限されることを防止できる。
　図７乃至図１０に示すように、第１ウェル領域２０ａと第２ウェル領域２０ｂとの間に、ドリフト層１２よりも不純物濃度の高いｎ型半導体からなる分離領域１０５が設けられてもよい。このようにドリフト層１２よりも不純物濃度の高いｎ型半導体からなる分離領域１０５を設けることで、第１ウェル領域２０ａと第２ウェル領域２０ｂとをより確実に分離することができる。なお、分離領域１０５は例えばウェル領域２０の間隙付近に対してｎ型の不純物を注入することで形成されてもよい。分離領域１０５における不純物濃度は例えば５×１０１６～５×１０１７ｃｍ－３である。
第５の実施の形態
　次に、本発明の第５の実施の形態について説明する。
　本実施の形態では、第１の実施の形態、第２の実施の形態又は第４の実施の形態におけるツェナーダイオード領域１００を採用した場合において、ゲートコンタクト領域として超高濃度ｎ型領域（ｎ＋＋）を採用してゲートパッド１２０とオーミック接触させるのではなく、ゲートコンタクト領域として高濃度ｎ型領域（ｎ＋）１０３ａを採用し、ゲートコンタクト領域１０３ａをゲートパッド１２０とショットキー接触されるようにしている。また、ゲートコンタクト領域１０３ａのうち端部以外の箇所が、ウェル領域２０のｐ型の不純物濃度よりも低いｎ型の不純物濃度となっており、例えば低濃度ｎ型領域（ｎ－）１０９となっていてもよい。上記各実施の形態で採用したあらゆる構成を第５の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
　ゲートコンタクト領域１０３ａとして高濃度ｎ型領域（ｎ＋）を採用し、ゲートコンタクト領域１０３ａをゲートパッド１２０とショットキー接触されるようにすることで、ｐｎダイオードのビルトイン電圧以上の負バイアス（例えば－３Ｖ以下）を印加できるようになる。
　また、図１１に示すように、低濃度ｎ型領域１０９によってゲートコンタクト領域１０３ａを分離するような態様を採用することで、ゲートコンタクト領域１０３ａの端部以外の箇所で空乏化させることができ、Ｃｉｓｓ（入力容量）が増加し過ぎることを防止できるようになる。
　上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１２　　　　　ドリフト層
２０　　　　　ウェル領域
２０ａ　　　　第１ウェル領域
２０ｂ　　　　第２ウェル領域
３０　　　　　ソース領域
６０　　　　　ゲート絶縁膜
１００　　　　ツェナーダイオード領域
１０１　　　　高濃度第１導電型半導体領域
１０２　　　　超高濃度第２導電型半導体領域
１０３　　　　ゲートコンタクト領域
１０５　　　　分離領域
１２０　　　　ゲートパッド
１２５　　　　副次的ＭＯＳＦＥＴゲート電極
１５０　　　　副次的ＭＯＳＦＥＴ領域
１５１ａ，１５１ｂ，１５２ａ，１５２ｂ　ｎ型半導体領域
１５６　　　　ｐ型半導体領域
１５９　　　　副次的ＭＯＳＦＥＴゲート電極
 

Claims (9)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
    　前記ウェル領域に設けられたソース領域と、
    　前記ウェル領域に設けられ、ゲートパッドに電気的に接続されるゲートコンタクト領域と、
    　前記ウェル領域に設けられ、面方向において前記ソース領域と前記ゲートコンタクト領域との間に設けられたツェナーダイオード領域と、
    　を備えていることを特徴とするワイドギャップ半導体装置。
  2. 　前記ツェナーダイオード領域は、超高濃度第２導電型半導体領域と、前記超高濃度第２導電型半導体領域に隣接して設けられた高濃度第１導電型半導体領域と、を有し、
    　前記ゲートコンタクト領域は、前記高濃度第１導電型半導体領域に隣接して設けられ、
    　前記超高濃度第２導電型半導体領域は前記高濃度第１導電型半導体領域よりもソース領域側に設けられることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 　前記ゲートコンタクト領域は超高濃度第１導電型半導体領域又は高濃度第１導電型半導体領域であることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  4. 　前記ツェナーダイオード領域と前記ソース領域とは面内方向で分離されていることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  5. 　第１導電型のドリフト層と、
    　前記ドリフト層に設けられた第２導電型のウェル領域と、
    　前記ウェル領域に設けられたソース領域と、
    　前記ウェル領域に設けられた副次的ＭＯＳＦＥＴ領域と、
    　を備え、
    　前記副次的ＭＯＳＦＥＴ領域は、一対の第１導電型半導体領域と、前記一対の第１導電型半導体領域の間に設けられた第２導電型半導体領域と、前記第１導電型半導体領域及び前記第２導電型半導体領域に副次的ＭＯＳＦＥＴ絶縁層を介して設けられ、前記ゲートパッドに電気的に接続される副次的ＭＯＳＦＥＴゲート電極と、を有し、
    　前記第１導電型半導体領域の一方はソースパッドに電気的に接続され、
    　前記第１導電型半導体領域の他方はゲートパッドに電気的に接続されることを特徴とするワイドギャップ半導体装置。
  6. 　前記第１導電型半導体領域は高濃度第１導電型半導体領域を有し、
    　前記第２導電型半導体領域は高濃度第２導電型半導体領域を有することを特徴とする請求項５に記載のワイドギャップ半導体装置。
  7. 　前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
    　前記第１ウェル領域に、前記ツェナーダイオード領域又は前記副次的ＭＯＳＦＥＴ領域が設けられていることを特徴とする請求項１又は５のいずれかに記載のワイドギャップ半導体装置。
  8. 　前記第１ウェル領域と前記第２ウェル領域との間に、前記ドリフト層よりも不純物濃度の高い第１導電型半導体からなる分離領域が設けられていることを特徴とする請求項７に記載のワイドギャップ半導体装置。
  9. 　層間絶縁膜と、
    　前記ウェル領域と前記層間絶縁膜との間に設けられたゲート絶縁膜と、
    　をさらに備え、
    　前記ゲート絶縁膜は略同一の厚みを有していることを特徴とする請求項１又は５に記載のワイドギャップ半導体装置。
     
     
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