JP7051890B2 - ワイドギャップ半導体装置 - Google Patents

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Description

本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、ウェル領域に設けられたソース領域と、を有するワイドギャップ半導体装置に関する。
パワーＭＯＳＦＥＴにおいては、ゲート絶縁膜を保護するために、ゲート－ソース間にツェナーダイオードを設けることが提案されている。例えば特開２０１２－０６４７２７号公報の開示によれば、こうしたツェナーダイオードが高濃度にドープしたｐ型及びｎ型ポリシリコンを多段接続することで作製することが提案されている。
ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴは、それ自身は高温で使用できるが、特開２０１２－０６４７２７号公報のようにポリシリコンで構成されたツェナーダイオードでは、高温においてリーク電流が増えてくる。このため、ゲートの充放電速度が遅くなり、スイッチングが遅くなる課題があった。ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴは一般にＳｉ－ＭＯＳＦＥＴよりも高い駆動電圧を必要とし、Ｃｉｓｓ（入力容量）も大きいので、リーク電流によって充放電速度への影響を受けやすい。
本発明は、ゲート絶縁膜を保護でき、かつ充放電速度が遅くなることを防止できるワイドギャップ半導体装置を提供する。
［概念１］
本発明の概念１によるワイドギャップ半導体装置は、
第１導電型のドリフト層と、
前記ドリフト層に設けられた第２導電型からなるウェル領域と、
前記ウェル領域に設けられたソース領域と、
前記ウェル領域に設けられ、ゲートパッドに電気的に接続されるゲートコンタクト領域と、
前記ウェル領域に設けられ、面方向において前記ソース領域と前記ゲートコンタクト領域との間に設けられたツェナーダイオード領域と、
を備えてもよい。
［概念２］
本発明の概念１によるワイドギャップ半導体装置において、
前記ツェナーダイオード領域は、超高濃度第２導電型半導体領域と、前記超高濃度第２導電型半導体領域に隣接して設けられた高濃度第１導電型半導体領域と、を有し、
前記ゲートコンタクト領域は、前記高濃度第１導電型半導体領域に隣接して設けられ、
前記超高濃度第２導電型半導体領域は前記高濃度第１導電型半導体領域よりもソース領域側に設けられてもよい。
［概念３］
本発明の概念１又は２によるワイドギャップ半導体装置において、
前記ゲートコンタクト領域は超高濃度第１導電型半導体領域又は高濃度第１導電型半導体領域であってもよい。
［概念４］
本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
前記ツェナーダイオード領域と前記ソース領域とは面内方向で分離されてもよい。
［概念５］
本発明の概念５によるワイドギャップ半導体装置は、
第１導電型のドリフト層と、
前記ドリフト層に設けられた第２導電型のウェル領域と、
前記ウェル領域に設けられたソース領域と、
前記ウェル領域に設けられた副次的ＭＯＳＦＥＴ領域と、
を備え、
前記副次的ＭＯＳＦＥＴ領域は、一対の第１導電型半導体領域と、前記一対の第１導電型半導体領域の間に設けられた第２導電型半導体領域と、前記第１導電型半導体領域及び前記第２導電型半導体領域に副次的ＭＯＳＦＥＴ絶縁層を介して設けられ、前記ゲートパッドに電気的に接続される副次的ＭＯＳＦＥＴゲート電極と、を有し、
前記第１導電型半導体領域の一方はソースパッドに電気的に接続され、
前記第１導電型半導体領域の他方はゲートパッドに電気的に接続されてもよい。
［概念６］
本発明の概念５によるワイドギャップ半導体装置において、
前記第１導電型半導体領域は高濃度第１導電型半導体領域を有し、
前記第２導電型半導体領域は高濃度第２導電型半導体領域を有してもよい。
［概念７］
本発明の概念１乃至６のいずれか１つによるワイドギャップ半導体装置において、
前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
前記第１ウェル領域に、前記ツェナーダイオード領域又は前記副次的ＭＯＳＦＥＴ領域が設けられてもよい。
［概念８］
本発明の概念１乃至７のいずれか１つによるワイドギャップ半導体装置において、
前記第１ウェル領域と前記第２ウェル領域との間に、前記ドリフト層よりも不純物濃度の高い第１導電型半導体からなる分離領域が設けられてもよい。
［概念９］
本発明の概念１乃至８のいずれか１つによるワイドギャップ半導体装置は、
層間絶縁膜と、
前記ウェル領域と前記層間絶縁膜との間に設けられたゲート絶縁膜と、
をさらに備え、
前記ゲート絶縁膜は略同一の厚みを有してもよい。
本発明では、ソース領域とゲートコンタクト領域との間にツェナーダイオード領域又は副次的ＭＯＳＦＥＴ領域が設けられている。このため、充放電速度が遅くなることを防止しつつ、ゲート絶縁膜を保護できる。
図１は、本発明の第１の実施の形態で用いられうる半導体装置の断面図である。 図２は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、図１とは異なる箇所の断面図である。 図３は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、セル領域側における断面図である。 図４は、本発明の第２の実施の形態で用いられうる半導体装置の断面図である。 図５は、本発明の第３の実施の形態で用いられうる半導体装置の断面図である。 図６は、本発明の第３の実施の形態で用いられうる半導体装置の断面図であって、図５とは異なる箇所の断面図である。 図７は、本発明の第４の実施の形態であって第１の実施の形態に準じた態様を採用した場合の半導体装置の断面図である。 図８は、本発明の第４の実施の形態において第１の実施の形態に準じた態様を採用した場合の半導体装置の断面図であって、図７とは異なる箇所の断面図である。 図９は、本発明の第４の実施の形態であって第３の実施の形態に準じた態様を採用した場合の半導体装置の断面図である。 図１０は、本発明の第４の実施の形態において第３の実施の形態に準じた態様を採用した場合の半導体装置の断面図であって、図９とは異なる箇所の断面図である。 図１１は、本発明の第５の実施の形態で用いられうる半導体装置の断面図である。
第１の実施の形態
《構成》
本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１の上下方向である厚み方向と直交する方向を「面内方向」と呼ぶ。すなわち、図１の左右方向及び紙面の法線方向を含む面が「面内方向」になる。
図３に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３０と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３０は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。
図１に示すように、炭化ケイ素半導体装置は、ウェル領域２０に設けられ、ゲートパッド１２０に電気的に接続されるゲートコンタクト領域１０３と、ウェル領域２０に設けられ、ソース領域３０とゲートコンタクト領域１０３との間に設けられたツェナーダイオード領域１００と、を有してもよい。ゲートコンタクト領域１０３及びツェナーダイオード領域１００は例えばウェル領域２０に対してｎ型の不純物又はｐ型の不純物を注入することで形成されてもよい。
ゲートコンタクト領域１０３は、超高濃度ｎ型半導体領域（ｎ＋＋）又は高濃度ｐ型半導体領域（ｎ＋）であってもよい。ゲートコンタクト領域１０３は、層間絶縁膜６５に設けられたゲートコンタクトホールを介してゲートパッド１２０と超高濃度ｎ型半導体領域（ｎ＋＋）又は高濃度ｐ型半導体領域（ｎ＋）とが接触することで形成されてもよい。なお、図１に示す態様では、ゲートコンタクト領域１０３は超高濃度ｎ型半導体領域（ｎ＋＋）となっており、超高濃度ｎ型半導体領域（ｎ＋＋）とゲートパッド１２０とが電気的に接続されている。
図２に示すように、ゲートコンタクト領域１０３が存在する箇所と異なる箇所では、ゲートパッド１２０がゲート電極１２５に接続されて、ゲート接続領域１２６を形成してもよい。ゲート接続領域１２６は、層間絶縁膜６５に設けられたゲートコンタクトホールを介してゲート電極１２５とゲートパッド１２０とが接触することで形成されてもよい。
ウェル領域２０と層間絶縁膜６５との間にゲート絶縁膜６０が設けられ、このゲート絶縁膜６０は略同一の厚みを有してもよい。つまり、本実施の形態では、一般的にゲートパッド１２０の下方に設けられるフィールド絶縁膜が用いられなくてもよい。なお、「略同一の厚み」とは、ゲート絶縁膜６０の平均厚みＤ０の１０％以内の厚みにあることを意味し、ウェル領域２０と層間絶縁膜６５との間のゲート絶縁膜６０の厚みが０．９×Ｄ０以上であり、１．１×Ｄ０以下であることを意味している。
図１に示すように、ソース領域３０の間のゲート絶縁膜６０にはゲート電極１２５が設けられてもよい。図２に示すように、ゲート電極１２５はゲートパッド１２０と電気的に接続されている。
ドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、ドリフト層１２は低濃度領域（ｎ－）となり、炭化ケイ素半導体基板１１はドリフト層１２と比較して濃度が高くなってもよい。
ｎ型の不純物としてはＮやＰ等を用いることができ、ｐ型の不純物としてはＡｌやＢ等を用いることができる。本実施の形態のドリフト層１２である低濃度領域（ｎ－）における不純物濃度は例えば１×１０１４～４×１０１６ｃｍ－３であり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８～３×１０１９ｃｍ－３である。
ゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
図１に示すように、ツェナーダイオード領域１００は、前述した超高濃度ｐ型半導体領域（ｐ＋＋）１０２と、超高濃度ｐ型半導体領域１０２に隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）１０１と、を有してもよい。前述したゲートコンタクト領域１０３は、高濃度ｎ型半導体領域１０１に隣接して設けられてもよい。なお、本実施の形態における高濃度ｎ型領域（ｎ＋）における不純物濃度は例えば１×１０１８～２×１０１９ｃｍ－３であり、超高濃度ｎ型領域（ｎ＋＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３である。本実施の形態におけるウェル領域２０における不純物濃度は例えば５×１０１６～１×１０１９ｃｍ－３であり、超高濃度ｐ型領域（ｐ＋＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３であり、高濃度ｐ型領域（ｐ＋）の不純物濃度は例えば３×１０１７～２×１０１９ｃｍ－３である。
超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々は略同一の深さであってもよい。なお、本実施の形態において「略同一の深さ」とは、平均深さの１０％以内の深さにあることを意味する。このため、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々は略同一の深さであるということは、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の平均深さＨ０の１０％以内の深さにあることを意味し、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々の深さが０．９×Ｈ０以上であり、１．１×Ｈ０以下であることを意味している。
また、超高濃度ｐ型半導体領域１０２、高濃度ｎ型半導体領域１０１及びゲートコンタクト領域１０３の各々と、ソース領域３０の高濃度ｎ型領域３１及び超高濃度ｎ型領域３２の各々も略同一の深さであってもよい。
ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられることになる。また、ソース領域３０の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３０が形成されることになる。また、ゲートコンタクト領域１０３及びツェナーダイオード領域１００の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にゲートコンタクト領域１０３及びツェナーダイオード領域１００が形成されることになる。
ソース領域３０のうち、ソースパッド１１０に接続される箇所は超高濃度ｎ型領域（ｎ＋＋）となり、超高濃度ｎ型領域（ｎ＋＋）に隣接して高濃度ｎ型領域（ｎ＋）が設けられてもよい。
本実施の形態のようなツェナーダイオード領域１００はゲートパッド１２０の周囲だけに設けるのではなく、セル領域の周縁部の全部または一部に沿って層間絶縁膜６５上に設けられたゲート電極に対する配線であるゲートランナー（図示せず）の周囲に設けるようにしてもよい。また、このような態様に限られることはなく、本実施の形態のようなツェナーダイオード領域１００は、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。
図１に示すように、ソース領域３０は、ゲート電極１２５側に配置された高濃度ｎ型領域（ｎ＋）３１と、高濃度ｎ型領域（ｎ＋）３１に隣接して設けられた超高濃度ｎ型領域（ｎ＋＋）３２とを有してもよい。そして、超高濃度ｎ型領域（ｎ＋＋）３２に隣接してツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２が設けられてもよい。ソース領域３０の超高濃度ｎ型領域（ｎ＋＋）３２及びツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。
ソース領域３０の超高濃度ｎ型領域（ｎ＋＋）３２はソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。また、超高濃度ｐ型半導体領域１０２もソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。
図３に示すように、ソース領域３０の面方向の間には、金属層４０と接触するウェルコンタクト領域２１が設けられてもよい。ウェルコンタクト領域２１は超高濃度のｐ型半導体からなってもよい。ウェルコンタクト領域２１と金属層４０とはオーミック接触してもよい。ウェルコンタクト領域２１は例えばウェル領域２０に対してｐ型の不純物を注入することで形成されてもよい。
《作用・効果》
次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
本実施の形態において、図１に示すように、ソース領域３０とゲートコンタクト領域１０３との間にツェナーダイオード領域１００を設ける態様を採用した場合には、充放電速度が遅くなることを防止しつつ、ゲート絶縁膜６０を保護できる。
ツェナーダイオード領域１００が、超高濃度ｐ型半導体領域（ｐ＋＋）１０２と、超高濃度ｐ型半導体領域（ｐ＋＋）１０２に隣接して設けられた高濃度ｎ型半導体領域（ｎ＋）１０１とを有し、高濃度ｎ型半導体領域１０１におけるｎ型不純物濃度がウェル領域２０のｐ型不純物濃度よりも高い場合には、耐圧が超高濃度ｐ型半導体領域１０２と高濃度ｎ型半導体領域１０１との間の接合で決まる。炭化ケイ素等のワイドギャップ半導体の場合は、このような高濃度領域同士の接合が一段だけであっても、ゲートに十分な正バイアスを印加でき、かつ、過剰な正バイアスからは保護するのに好適な耐圧（たとえば１５～４０Ｖ）とすることができる。例えば、４Ｈ－ＳｉＣを用い、高濃度ｎ型半導体領域（ｎ＋）１０１における不純物濃度が２．５×１０１８ｃｍ－３で、超高濃度ｐ型半導体領域（ｐ＋＋）１０２における不純物濃度がこれよりも十分高い（例えば２×１０２０ｃｍ－３）とき、デバイスシミュレーションによる耐圧は３０Ｖ程度であった。
また、本実施の形態のようなツェナーダイオード領域１００を設けた場合において、寄生バイポーラトランジスタが動作しない程度にウェル領域２０の厚みを厚くすることで、ドリフト層１２とウェル領域２０との間の接合容量の一部をＣｒｓｓ（逆伝達容量）に移動することができる。この結果、パッシブミラー動作をさせることも可能になり、ｄＶ／ｄｔが必要以上に上昇するのを防止することも可能になる。
本実施の形態において、図２のように、ウェル領域２０と層間絶縁膜６５との間に設けられるゲート絶縁膜６０が略同一の厚みを有しており、フィールド絶縁膜を設けない態様を採用した場合には、ゲート耐圧が下がることを防止できる。つまり、フィールド絶縁膜を設け、フィールド絶縁膜にゲート絶縁膜６０を乗り上げる構成を採用した場合には、ゲート絶縁膜６０に段差部が形成されることになる。このような段差部が形成されると、ゲート耐圧が下がってしまうことになる。他方、前述したようなゲート絶縁膜６０が略同一の厚みを有しており、フィールド絶縁膜を設けない態様を採用した場合には、このような段差部がそもそも形成されないことから、ゲート耐圧が下がってしまうことを防止できる。
第２の実施の形態
次に、本発明の第２の実施の形態について説明する。
本実施の形態では、図４に示すように、ツェナーダイオード領域１００の設けられたウェル領域２０とソース領域３０の設けられたウェル領域２０が面方向で分離されている。その他については、第１の実施の形態と同様であり、第１の実施の形態で採用したあらゆる構成を第２の実施の形態でも採用することができる。第１の実施の形態で説明した部材に対しては同じ符号を付して説明する。
第１の実施の形態でも述べたように、本実施の形態のようなツェナーダイオード領域１００を設けた場合においてウェル領域２０の厚みを厚くすることで、ツェナーダイオード領域１００とウェル領域２０との間の接合容量の一部をＣｒｓｓ（逆伝達容量）に移動することができ、パッシブミラー動作をさせることも可能になる。このようなパッシブミラー動作をさせる場合には、ツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２とソース領域３０とが形成されるウェル領域２０が分離されることが有益である。この場合、図４に示すように、ツェナーダイオード領域１００の超高濃度ｐ型半導体領域１０２と、ソース領域３０に隣接するウェルコンタクト領域２１とが形成されるウェル領域２０を面方向で分離してもよい。
第３の実施の形態
次に、本発明の第３の実施の形態について説明する。
本実施の形態では、図５に示すように、ウェル領域２０内に平面型の副次的ＭＯＳＦＥＴ領域１５０が設けられている。この副次的ＭＯＳＦＥＴ領域１５０は、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂと、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂの間に設けられたｐ型半導体領域１５６と、ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６に副次的ＭＯＳＦＥＴ絶縁層であるゲート絶縁膜６０を介して設けられ、ゲートパッド１２０に電気的に接続される副次的ＭＯＳＦＥＴゲート電極１５９と、を有している。上記各実施の形態で採用したあらゆる構成を第３の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。図５に示す態様では、一対のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂのうちの一方がソースパッド１１０と電気的に接続されたｎ型半導体領域１５１ａ，１５２ａを有し、他方がゲートパッド１２０と電気的に接続されたｎ型半導体領域１５１ｂ，１５２ｂを有している。
副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂは、高濃度ｎ型領域（ｎ＋）１５１ａ，１５１ｂと、高濃度ｎ型領域１５１ａ，１５１ｂよりも不純物濃度の高い超高濃度ｎ型領域（ｎ＋＋）１５２ａ，１５２ｂと、を有してもよい。一方の超高濃度ｎ型領域１５２ａが金属層４０を介してソースパッド１１０と接触してソースコンタクト領域を形成し、他方の超高濃度ｎ型領域１５２ｂがゲートパッド１２０に接触してゲートコンタクト領域を形成してもよい。副次的ＭＯＳＦＥＴ領域１５０のｐ型半導体領域１５６は高濃度ｐ型半導体領域（ｐ＋）であってもよい。当該副次的ＭＯＳＦＥＴの閾値電圧は、セル部のゲートに印加されるべき正バイアスよりも高くする必要があり、したがって、少なくとも当該副次的ＭＯＳＦＥＴのゲート絶縁膜６０をセル部と略同一の厚みとする場合は、ｐ型半導体領域１５６の不純物濃度はウェル領域２０よりも高くする必要がある。
図６に示すようにゲート電極１２５とゲートパッド１２０とは、ゲート接続領域１２６を介して電気的に接続されている。このゲート電極１２５と図５に示す副次的ＭＯＳＦＥＴゲート電極１５９とは電気的に接続されてもよい。また、ゲート電極１２５と副次的ＭＯＳＦＥＴゲート電極１５９とは一体に構成されてもよい。
副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内に副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６が形成されることになる。副次的ＭＯＳＦＥＴ領域１５０のｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の各々は例えばウェル領域２０に対してｎ型の不純物又はｐ型の不純物を注入することで形成されてもよい。
ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６の各々は略同一の深さであってもよい。また、ｎ型半導体領域１５１ａ，１５１ｂ，１５２ａ，１５２ｂ及びｐ型半導体領域１５６と、ソース領域３０の高濃度ｎ型領域３１及び超高濃度ｎ型領域３２の各々も略同一の深さであってもよい。
本実施の形態のような副次的ＭＯＳＦＥＴ領域１５０はゲートパッド１２０の周囲だけに設けるのではなく、ゲートランナーの周囲に設けるようにしてもよい。また、このような態様に限られることはなく、本実施の形態のような副次的ＭＯＳＦＥＴ領域１５０は、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。
また、上記各実施の形態で示したようなツェナーダイオード領域１００と本実施の形態における副次的ＭＯＳＦＥＴ領域１５０の両方を採用してもよく、ツェナーダイオード領域１００及び副次的ＭＯＳＦＥＴ領域１５０をゲートパッド１２０の周囲とゲートランナーの周囲に設けるようにしてもよい。また、ツェナーダイオード領域１００と副次的ＭＯＳＦＥＴ領域１５０の両方を、ゲートパッド１２０の周囲だけに設けてもよいし、ゲートランナーの周囲だけに設けるようにしてもよい。また、ツェナーダイオード領域１００と副次的ＭＯＳＦＥＴ領域１５０の一方をゲートパッド１２０の周囲だけに設け、他方をゲートランナーの周囲だけに設けるようにしてもよい。
第４の実施の形態
次に、本発明の第４の実施の形態について説明する。
本実施の形態では、図７乃至図１０に示すように、ウェル領域２０が、ゲートパッド１２０の下方の一部に設けられた第１ウェル領域２０ａと、第１ウェル領域２０ａと面方向で分離された第２ウェル領域２０ｂとを有している。上記各実施の形態で採用したあらゆる構成を第４の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。図７に示す態様では、第１ウェル領域２０ａ内にツェナーダイオード領域１００が設けられている。図９に示す態様では、第１ウェル領域２０ａ内に副次的ＭＯＳＦＥＴ領域１５０の一部が設けられている。
スイッチング時にゲートパッド１２０の下方にあるドリフト層１２とウェル領域２０との間の大きな接合容量を充電する変位電流が原因でウェル領域２０の電位が上昇しようとした場合、ゲート電極１２５に大きな電流が流れることがある。この場合には、ｄＶ／ｄｔが著しく制限されることになる。このため、本実施の形態のように第１ウェル領域２０ａと第２ウェル領域２０ｂとを分離して設け、ゲートパッド１２０の下方側領域の多くの部分（例えば面方向の面積で８０％以上の部分）を第２ウェル領域２０ｂが占め、この第２ウェル領域２０ｂをセル領域及びツェナーダイオード領域１００又は副次的ＭＯＳＦＥＴ領域１５０の形成された第１ウェル領域２０ａから切り離して設けることが有益である。このように第１ウェル領域２０ａと第２ウェル領域２０ｂとを分離して設けることで、ｄＶ／ｄｔが著しく制限されることを防止できる。
図７乃至図１０に示すように、第１ウェル領域２０ａと第２ウェル領域２０ｂとの間に、ドリフト層１２よりも不純物濃度の高いｎ型半導体からなる分離領域１０５が設けられてもよい。このようにドリフト層１２よりも不純物濃度の高いｎ型半導体からなる分離領域１０５を設けることで、第１ウェル領域２０ａと第２ウェル領域２０ｂとをより確実に分離することができる。なお、分離領域１０５は例えばウェル領域２０の間隙付近に対してｎ型の不純物を注入することで形成されてもよい。分離領域１０５における不純物濃度は例えば５×１０１６～５×１０１７ｃｍ－３である。
第５の実施の形態
次に、本発明の第５の実施の形態について説明する。
本実施の形態では、第１の実施の形態、第２の実施の形態又は第４の実施の形態におけるツェナーダイオード領域１００を採用した場合において、ゲートコンタクト領域として超高濃度ｎ型領域（ｎ＋＋）を採用してゲートパッド１２０とオーミック接触させるのではなく、ゲートコンタクト領域として高濃度ｎ型領域（ｎ＋）１０３ａを採用し、ゲートコンタクト領域１０３ａをゲートパッド１２０とショットキー接触されるようにしている。また、ゲートコンタクト領域１０３ａのうち端部以外の箇所が、ウェル領域２０のｐ型の不純物濃度よりも低いｎ型の不純物濃度となっており、例えば低濃度ｎ型領域（ｎ－）１０９となっていてもよい。上記各実施の形態で採用したあらゆる構成を第５の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
ゲートコンタクト領域１０３ａとして高濃度ｎ型領域（ｎ＋）を採用し、ゲートコンタクト領域１０３ａをゲートパッド１２０とショットキー接触されるようにすることで、ｐｎダイオードのビルトイン電圧以上の負バイアス（例えば－３Ｖ以下）を印加できるようになる。
また、図１１に示すように、低濃度ｎ型領域１０９によってゲートコンタクト領域１０３ａを分離するような態様を採用することで、ゲートコンタクト領域１０３ａの端部以外の箇所で空乏化させることができ、Ｃｉｓｓ（入力容量）が増加し過ぎることを防止できるようになる。
上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１２ ドリフト層
２０ ウェル領域
２０ａ 第１ウェル領域
２０ｂ 第２ウェル領域
３０ ソース領域
６０ ゲート絶縁膜
１００ ツェナーダイオード領域
１０１ 高濃度第１導電型半導体領域
１０２ 超高濃度第２導電型半導体領域
１０３ ゲートコンタクト領域
１０５ 分離領域
１２０ ゲートパッド
１２５ 副次的ＭＯＳＦＥＴゲート電極
１５０ 副次的ＭＯＳＦＥＴ領域
１５１ａ，１５１ｂ，１５２ａ，１５２ｂ ｎ型半導体領域
１５６ ｐ型半導体領域
１５９ 副次的ＭＯＳＦＥＴゲート電極

Claims (10)

  1. 第１導電型のドリフト層と、
    前記ドリフト層に設けられた第２導電型からなるウェル領域と、
    前記ウェル領域に設けられたソース領域と、
    前記ウェル領域であってゲートパッドの下方に設けられ、前記ゲートパッドに電気的に接続されるゲートコンタクト領域と、
    前記ウェル領域に設けられ、面方向において前記ソース領域と前記ゲートコンタクト領域との間に設けられたツェナーダイオード領域と、
    を備え、
    前記ツェナーダイオード領域は、ソースパッドの下方に設けられた超高濃度第２導電型半導体領域と、前記超高濃度第２導電型半導体領域に隣接して設けられて高濃度第２導電型半導体領域よりも不純物濃度の低い高濃度第１導電型半導体領域と、を有し、
    前記ゲートコンタクト領域は、前記高濃度第１導電型半導体領域に隣接して設けられ、
    前記超高濃度第２導電型半導体領域は前記高濃度第１導電型半導体領域よりもソース領域側に設けられることを特徴とするワイドギャップ半導体装置。
  2. 前記ゲートコンタクト領域は超高濃度第１導電型半導体領域又は高濃度第１導電型半導体領域であることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 前記ツェナーダイオード領域と前記ソース領域とは面内方向で分離されていることを特徴とする請求項１又は２に記載のワイドギャップ半導体装置。
  4. 第１導電型のドリフト層と、
    前記ドリフト層に設けられた第２導電型のウェル領域と、
    前記ウェル領域に設けられたソース領域と、
    前記ウェル領域に設けられた副次的ＭＯＳＦＥＴ領域と、
    を備え、
    前記副次的ＭＯＳＦＥＴ領域は、一対の第１導電型半導体領域と、前記一対の第１導電型半導体領域の間に設けられた第２導電型半導体領域と、前記第１導電型半導体領域及び前記第２導電型半導体領域に副次的ＭＯＳＦＥＴ絶縁層を介して設けられ、ゲートパッドに電気的に接続される副次的ＭＯＳＦＥＴゲート電極と、を有し、
    前記第１導電型半導体領域の一方の少なくとも一部はソースパッドの下方に設けられ、前記ソースパッドに電気的に接続され、
    前記第１導電型半導体領域の他方はゲートパッドの下方に設けられ、前記ゲートパッドに電気的に接続され、
    前記ウェル領域は、前記ゲートパッドの下方に少なくとも一部が設けられた第１ウェル領域と、前記第１ウェル領域と分離され、前記ゲートパッドの下方に少なくとも一部が設けられた第２ウェル領域とを有し、
    前記第１ウェル領域に、前記副次的ＭＯＳＦＥＴ領域の前記一対の第１導電型半導体領域及び前記第２導電型半導体領域が設けられていることを特徴とするワイドギャップ半導体装置。
  5. 前記第１導電型半導体領域は高濃度第１導電型半導体領域を有し、
    前記第２導電型半導体領域は高濃度第２導電型半導体領域を有することを特徴とする請求項４に記載のワイドギャップ半導体装置。
  6. 前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
    前記第１ウェル領域に、前記ツェナーダイオード領域が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載のワイドギャップ半導体装置。
  7. 前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
    前記第１ウェル領域に、前記副次的ＭＯＳＦＥＴ領域が設けられていることを特徴とする請求項４又は５のいずれかに記載のワイドギャップ半導体装置。
  8. 第１導電型のドリフト層と、
    前記ドリフト層に設けられた第２導電型からなるウェル領域と、
    前記ウェル領域に設けられたソース領域と、
    前記ウェル領域に設けられ、ゲートパッドに電気的に接続されるゲートコンタクト領域と、
    前記ウェル領域に設けられ、面方向において前記ソース領域と前記ゲートコンタクト領域との間に設けられたツェナーダイオード領域と、
    を備え、
    前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
    前記第１ウェル領域に、前記ツェナーダイオード領域が設けられ、
    前記第１ウェル領域と前記第２ウェル領域との間に、前記ドリフト層よりも不純物濃度の高い第１導電型半導体からなる分離領域が設けられていることを特徴とするワイドギャップ半導体装置。
  9. 第１導電型のドリフト層と、
    前記ドリフト層に設けられた第２導電型のウェル領域と、
    前記ウェル領域に設けられたソース領域と、
    前記ウェル領域に設けられた副次的ＭＯＳＦＥＴ領域と、
    を備え、
    前記副次的ＭＯＳＦＥＴ領域は、一対の第１導電型半導体領域と、前記一対の第１導電型半導体領域の間に設けられた第２導電型半導体領域と、前記第１導電型半導体領域及び前記第２導電型半導体領域に副次的ＭＯＳＦＥＴ絶縁層を介して設けられ、ゲートパッドに電気的に接続される副次的ＭＯＳＦＥＴゲート電極と、を有し、
    前記第１導電型半導体領域の一方はソースパッドに電気的に接続され、
    前記第１導電型半導体領域の他方は前記ゲートパッドに電気的に接続され、
    前記ウェル領域は、前記ゲートパッドの下方の一部に設けられた第１ウェル領域と、前記第１ウェル領域と分離された第２ウェル領域とを有し、
    前記第１ウェル領域に、前記副次的ＭＯＳＦＥＴ領域が設けられ、
    前記第１ウェル領域と前記第２ウェル領域との間に、前記ドリフト層よりも不純物濃度の高い第１導電型半導体からなる分離領域が設けられていることを特徴とするワイドギャップ半導体装置。
  10. 層間絶縁膜と、
    前記ウェル領域と前記層間絶縁膜との間に設けられたゲート絶縁膜と、
    をさらに備え、
    前記ゲート絶縁膜は略同一の厚みを有していることを特徴とする請求項１乃至９のいずれか１項に記載のワイドギャップ半導体装置。
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