JP2002314085A - Ｍｏｓｆｅｔの保護装置 - Google Patents
Ｍｏｓｆｅｔの保護装置Info
- Publication number
- JP2002314085A JP2002314085A JP2001115264A JP2001115264A JP2002314085A JP 2002314085 A JP2002314085 A JP 2002314085A JP 2001115264 A JP2001115264 A JP 2001115264A JP 2001115264 A JP2001115264 A JP 2001115264A JP 2002314085 A JP2002314085 A JP 2002314085A
- Authority
- JP
- Japan
- Prior art keywords
- zener diode
- region
- mosfet
- conductivity type
- zener
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 26
- 230000015556 catabolic process Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 5
- 229910001416 lithium ion Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴではゲート酸化膜を静電破
壊から保護するためにツェナーダイオードを用いてい
た。しかしツェナーダイオードは同心円状に形成される
のでゲートパッド電極より大きく形成され、実動作領域
の面積を減少させセル密度の低下を招く問題があった。 【解決手段】本発明のツェナーダイオードはＰＮ接合を
垂直方向に積層した構造であるので、ツェナーダイオー
ドの専有面積を低減し、セル密度の向上を図れる。ま
た、高いツェナー電圧が要求されても、ＰＮ接合の積層
数を増やせばよいので、ツェナーダイオードおよび実動
作領域の面積を統一できるＭＯＳＦＥＴの保護装置を実
現できる。
壊から保護するためにツェナーダイオードを用いてい
た。しかしツェナーダイオードは同心円状に形成される
のでゲートパッド電極より大きく形成され、実動作領域
の面積を減少させセル密度の低下を招く問題があった。 【解決手段】本発明のツェナーダイオードはＰＮ接合を
垂直方向に積層した構造であるので、ツェナーダイオー
ドの専有面積を低減し、セル密度の向上を図れる。ま
た、高いツェナー電圧が要求されても、ＰＮ接合の積層
数を増やせばよいので、ツェナーダイオードおよび実動
作領域の面積を統一できるＭＯＳＦＥＴの保護装置を実
現できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴの保護
装置に係り、特にトレンチ構造を有する縦型ＭＯＳＦＥ
Ｔの保護装置に関する。
装置に係り、特にトレンチ構造を有する縦型ＭＯＳＦＥ
Ｔの保護装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】特に保護回路ではリチュウムイオン電池Ｌ
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
【０００４】具体的には、チャンネルが半導体基板表面
に形成されるプレーナー構造ではセル密度は７４０万個
／平方インチであったが、チャンネルをトレンチの側面
に形成するトレンチ構造の第１世代ではセル密度は２５
００万個／平方インチと大幅に向上した。さらにトレン
チ構造の第２世代ではセル密度は７２００万個／平方イ
ンチまで向上できた。しかし微細化にも限度があり、セ
ル密度をさらに飛躍的に向上するには限界が見えてき
た。
に形成されるプレーナー構造ではセル密度は７４０万個
／平方インチであったが、チャンネルをトレンチの側面
に形成するトレンチ構造の第１世代ではセル密度は２５
００万個／平方インチと大幅に向上した。さらにトレン
チ構造の第２世代ではセル密度は７２００万個／平方イ
ンチまで向上できた。しかし微細化にも限度があり、セ
ル密度をさらに飛躍的に向上するには限界が見えてき
た。
【０００５】一方、パワーＭＯＳＦＥＴでは薄いゲート
酸化膜を静電気を外部に逃がし、静電破壊から保護する
ためにためにゲート電極とソース電極間にツェナーダイ
オードが接続されている。
酸化膜を静電気を外部に逃がし、静電破壊から保護する
ためにためにゲート電極とソース電極間にツェナーダイ
オードが接続されている。
【０００６】従来のパワーＭＯＳＦＥＴの平面図を図３
に示す。１１はゲートパッド電極であり、その下には保
護用のツェナーダイオード１２（同心円の点線）が形成
され、点線の丸印で示すようにボンディングワイヤーで
電極の取り出しが行われる。５は実動作領域であり、こ
の中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトラ
ンジスタのセル６が配列されている。７はソース電極で
あり、実動作領域５上に各セルのソース領域と接続して
設けられる。ゲート連結電極４は各セル６のゲート電極
と接続され且つ実動作領域５の周囲に配置されている。
なお、ソース電極７には点線の丸印で示すようにボンデ
ィングワイヤが熱厚着され、電極の取り出しを行う。
に示す。１１はゲートパッド電極であり、その下には保
護用のツェナーダイオード１２（同心円の点線）が形成
され、点線の丸印で示すようにボンディングワイヤーで
電極の取り出しが行われる。５は実動作領域であり、こ
の中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトラ
ンジスタのセル６が配列されている。７はソース電極で
あり、実動作領域５上に各セルのソース領域と接続して
設けられる。ゲート連結電極４は各セル６のゲート電極
と接続され且つ実動作領域５の周囲に配置されている。
なお、ソース電極７には点線の丸印で示すようにボンデ
ィングワイヤが熱厚着され、電極の取り出しを行う。
【０００７】図４の左側に、トレンチ型の各セル６の断
面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにお
いては、Ｎ+型の半導体基板２１の上にＮ-型のエピタキ
シャル層からなるドレイン領域２２を設け、その上にＰ
型のチャネル層２３を設ける。チャネル層２３からドレ
イン領域２２まで到達するトレンチ２４を作り、トレン
チ２４の内壁をゲート酸化膜２５で被膜し、トレンチ２
４に充填されたポリシリコンよりなるゲート電極２６を
設けて各セル６を形成する。トレンチ２４に隣接したチ
ャネル層２３表面にはＮ+型のソース領域２８が形成さ
れ、隣り合う２つのセルのソース領域２８間のチャネル
層２３表面にはＰ+型のボディコンタクト領域２９が形
成される。さらにチャネル層２３にはソース領域２８か
らトレンチ２４に沿ってチャネル領域２７が形成され
る。トレンチ２４上は層間絶縁膜３０で覆い、ソース領
域２８およびボディコンタクト領域２９にコンタクトす
るソース電極７を設ける。かかるセル６は図３の実動作
領域５に多数個配列される。具体的には小さい四角で表
示したものが１個のセルである。
面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにお
いては、Ｎ+型の半導体基板２１の上にＮ-型のエピタキ
シャル層からなるドレイン領域２２を設け、その上にＰ
型のチャネル層２３を設ける。チャネル層２３からドレ
イン領域２２まで到達するトレンチ２４を作り、トレン
チ２４の内壁をゲート酸化膜２５で被膜し、トレンチ２
４に充填されたポリシリコンよりなるゲート電極２６を
設けて各セル６を形成する。トレンチ２４に隣接したチ
ャネル層２３表面にはＮ+型のソース領域２８が形成さ
れ、隣り合う２つのセルのソース領域２８間のチャネル
層２３表面にはＰ+型のボディコンタクト領域２９が形
成される。さらにチャネル層２３にはソース領域２８か
らトレンチ２４に沿ってチャネル領域２７が形成され
る。トレンチ２４上は層間絶縁膜３０で覆い、ソース領
域２８およびボディコンタクト領域２９にコンタクトす
るソース電極７を設ける。かかるセル６は図３の実動作
領域５に多数個配列される。具体的には小さい四角で表
示したものが１個のセルである。
【０００８】図４の右側にツェナーダイオード１２の断
面構造を示す。チャネル層２３を覆うゲート酸化膜２５
上にトレンチ２４にポリシリコンを埋め込む時に堆積さ
れたポリシリコンを用いて、最初に全体をＰ-型にドー
プした後ソース領域２８のイオン注入時に選択的にＮ+
型にドープしてツェナーダイオード１２を形成してい
る。
面構造を示す。チャネル層２３を覆うゲート酸化膜２５
上にトレンチ２４にポリシリコンを埋め込む時に堆積さ
れたポリシリコンを用いて、最初に全体をＰ-型にドー
プした後ソース領域２８のイオン注入時に選択的にＮ+
型にドープしてツェナーダイオード１２を形成してい
る。
【０００９】すなわち、中心から同心円状にＮ+型領域
−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+型領域とな
り、３個のツェナーダイオードが直列に接続される。さ
らにそのポリシリコン上面はＰＳＧ（Ｐｈｏｓｐｈｏｒ
ｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の層間絶縁
膜３０で覆われ、ゲートパット電極１１とツェナーダイ
オード１２の中心のＮ+型領域がコンタクトしている。
ツェナーダイオード１２を形成するＰＮ接合はポリシリ
コンに形成されるので、その接合端をポリシリコン側面
に露出しないように同心円上に閉ループの形状を採用す
る。従って、ツェナーダイオード１２に１５Ｖのツェナ
ー降伏電圧が要求されるときは１つのＰＮ接合当たりの
ツェナー降伏電圧が５〜７Ｖであるので３個のＰＮ接合
が同心円上に形成されればよい。
−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+型領域とな
り、３個のツェナーダイオードが直列に接続される。さ
らにそのポリシリコン上面はＰＳＧ（Ｐｈｏｓｐｈｏｒ
ｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の層間絶縁
膜３０で覆われ、ゲートパット電極１１とツェナーダイ
オード１２の中心のＮ+型領域がコンタクトしている。
ツェナーダイオード１２を形成するＰＮ接合はポリシリ
コンに形成されるので、その接合端をポリシリコン側面
に露出しないように同心円上に閉ループの形状を採用す
る。従って、ツェナーダイオード１２に１５Ｖのツェナ
ー降伏電圧が要求されるときは１つのＰＮ接合当たりの
ツェナー降伏電圧が５〜７Ｖであるので３個のＰＮ接合
が同心円上に形成されればよい。
【００１０】図５にかかるパワーＭＯＳＦＥＴの等価回
路図を示す。この図によれば、ゲート端子Ｇとソース端
子Ｓ間にツェナーダイオードＺD（図３ 符号２）が接
続される。なおダイオードＤIは基板ダイオードであ
り、ドレイン端子Ｄとソース端子Ｓ間に接続される。
路図を示す。この図によれば、ゲート端子Ｇとソース端
子Ｓ間にツェナーダイオードＺD（図３ 符号２）が接
続される。なおダイオードＤIは基板ダイオードであ
り、ドレイン端子Ｄとソース端子Ｓ間に接続される。
【００１１】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴではリーク電流を防ぐためにツェナーダイオ
ード２のＰＮ接合が同心円上に配列されるため、ツェナ
ーダイオード２に例えば５０Ｖと高いツェナー降伏電圧
を要求されると１０個のＰＮ接合を同心円上に配列しな
ければならずツェナーダイオード２を形成するポリシリ
コンの大きさは実動作領域を狭めることになり、セル構
造をトレンチ型にしてもある程度のセル密度の減少はさ
けられない問題点を有していた。
ＯＳＦＥＴではリーク電流を防ぐためにツェナーダイオ
ード２のＰＮ接合が同心円上に配列されるため、ツェナ
ーダイオード２に例えば５０Ｖと高いツェナー降伏電圧
を要求されると１０個のＰＮ接合を同心円上に配列しな
ければならずツェナーダイオード２を形成するポリシリ
コンの大きさは実動作領域を狭めることになり、セル構
造をトレンチ型にしてもある程度のセル密度の減少はさ
けられない問題点を有していた。
【００１２】またツェナーダイオード２を形成するポリ
シリコンにはまずボロン（Ｐ-）を注入し、その後砒素
（Ｎ+）を注入させるが、同心円が大きくなると中心部
分と外側のＮ+型領域の大きさが異なり、Ｎ+型領域の濃
度のばらつきも大きくなるため、結果的に中心部分と外
側でのツェナー降伏電圧にもばらつきが出る問題点もあ
った。
シリコンにはまずボロン（Ｐ-）を注入し、その後砒素
（Ｎ+）を注入させるが、同心円が大きくなると中心部
分と外側のＮ+型領域の大きさが異なり、Ｎ+型領域の濃
度のばらつきも大きくなるため、結果的に中心部分と外
側でのツェナー降伏電圧にもばらつきが出る問題点もあ
った。
【００１３】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、チャネル層となる一導電型半導体基板と、
該半導体基板上に設けたポリシリコン層と該ポリシリコ
ン層に逆導電型領域と一導電型領域を交互に積層して設
けた複数個のツェナーダイオードとを具備することを特
徴とし、ツェナーダイオードの専有面積を減らして実動
作領域の面積を拡げ、セル密度の高いパワーＭＯＳＦＥ
Ｔを提供するものである。
みてなされ、チャネル層となる一導電型半導体基板と、
該半導体基板上に設けたポリシリコン層と該ポリシリコ
ン層に逆導電型領域と一導電型領域を交互に積層して設
けた複数個のツェナーダイオードとを具備することを特
徴とし、ツェナーダイオードの専有面積を減らして実動
作領域の面積を拡げ、セル密度の高いパワーＭＯＳＦＥ
Ｔを提供するものである。
【００１４】またこのツェナーダイオードを形成するＰ
Ｎ接合を積層することにより、Ｐ型領域およびＮ型領域
の不純物濃度が均一になり、高品質でかつ高いツェナー
降伏電圧が要求されても少ない専有面積のツェナーダイ
オードを実現するパワーＭＯＳＦＥＴを提供するもので
ある。
Ｎ接合を積層することにより、Ｐ型領域およびＮ型領域
の不純物濃度が均一になり、高品質でかつ高いツェナー
降伏電圧が要求されても少ない専有面積のツェナーダイ
オードを実現するパワーＭＯＳＦＥＴを提供するもので
ある。
【００１５】
【発明の実施の形態】本発明の実施の形態を図１および
図２を参照して詳細に説明する。本発明のパワーＭＯＳ
ＦＥＴの平面図を図１に示す。尚、図３に示すものと同
一構成要素は同一符号とする。パワーＭＯＳＦＥＴは、
ゲートパッド電極と、ツェナーダイオードと、実動作領
域と、ＭＯＳＦＥＴのセルと、ソース電極と、ゲート連
結電極と、シールド電極とから構成される。
図２を参照して詳細に説明する。本発明のパワーＭＯＳ
ＦＥＴの平面図を図１に示す。尚、図３に示すものと同
一構成要素は同一符号とする。パワーＭＯＳＦＥＴは、
ゲートパッド電極と、ツェナーダイオードと、実動作領
域と、ＭＯＳＦＥＴのセルと、ソース電極と、ゲート連
結電極と、シールド電極とから構成される。
【００１６】ゲートパッド電極１は、ポリシリコンより
成る保護用のツェナーダイオード２の上部に形成され、
点線の丸印で示すようにボンディングワイヤーで電極の
取り出しが行われる。ゲートパッド電極１の一端はツェ
ナーダイオード２とコンタクトし、他端はゲート連結電
極４とコンタクトする。
成る保護用のツェナーダイオード２の上部に形成され、
点線の丸印で示すようにボンディングワイヤーで電極の
取り出しが行われる。ゲートパッド電極１の一端はツェ
ナーダイオード２とコンタクトし、他端はゲート連結電
極４とコンタクトする。
【００１７】ツェナーダイオード２は、実動作領域５外
のチャネル層上で、ゲートパッド電極１の下部に設けら
れたＮ+型領域とＰ-型領域を交互に積層した多層構造で
ある。ツェナーダイオード２の最下層のＮ+型領域は上
層よりも延在されてソース電極とコンタクトし、最上層
のＮ+型領域はゲートパッド電極１とコンタクトする。
のチャネル層上で、ゲートパッド電極１の下部に設けら
れたＮ+型領域とＰ-型領域を交互に積層した多層構造で
ある。ツェナーダイオード２の最下層のＮ+型領域は上
層よりも延在されてソース電極とコンタクトし、最上層
のＮ+型領域はゲートパッド電極１とコンタクトする。
【００１８】ゲート連結電極４は各セル６のゲート電極
と接続され且つ実動作領域５の周囲に配置されている。
と接続され且つ実動作領域５の周囲に配置されている。
【００１９】実動作領域５は、この中にパワーＭＯＳＦ
ＥＴを構成する多数のＭＯＳトランジスタのセル６が配
列されている。
ＥＴを構成する多数のＭＯＳトランジスタのセル６が配
列されている。
【００２０】ソース電極７は、実動作領域５上に設けら
れ且つ各セル６のソース領域と接続して設けられる。ソ
ース電極７には点線の丸印で示すようにボンディングワ
イヤが熱厚着され、電極の取り出しを行う。
れ且つ各セル６のソース領域と接続して設けられる。ソ
ース電極７には点線の丸印で示すようにボンディングワ
イヤが熱厚着され、電極の取り出しを行う。
【００２１】シールド電極８は、その下に設けられたア
ニュラーリングとコンタクトして、チップ終端への空乏
層の拡がりを抑える。
ニュラーリングとコンタクトして、チップ終端への空乏
層の拡がりを抑える。
【００２２】図２の左側は本発明に用いるトレンチ型の
セル６の断面構造を示す。尚、図１および図４に示すも
のと同一構成要素は同一記号とする。
セル６の断面構造を示す。尚、図１および図４に示すも
のと同一構成要素は同一記号とする。
【００２３】チャネル層２３はＮ+型の半導体基板２１
の上にＮ-型のエピタキシャル層からなるドレイン領域
２２を設け、その表面に形成したＰ型領域である。
の上にＮ-型のエピタキシャル層からなるドレイン領域
２２を設け、その表面に形成したＰ型領域である。
【００２４】トレンチ２４は、半導体基板２１をエッチ
ングし、チャネル層２３を貫通し、ドレイン領域２２ま
で到達させる。
ングし、チャネル層２３を貫通し、ドレイン領域２２ま
で到達させる。
【００２５】各セル６は、トレンチ２４の内壁をゲート
酸化膜２５で被膜し、トレンチ２４にポリシリコンを充
填後、不純物を導入して低抵抗化を図り、ゲート電極２
６を設けて形成する。トレンチ２４に隣接したチャネル
層２３表面にはＮ+型のソース領域２８が形成され、隣
り合う２つのセルのソース領域２８間のチャネル層２３
表面にはＰ+型のボディコンタクト領域２９が形成され
る。さらにチャネル層２３にはソース領域２８からトレ
ンチ２４に沿ってチャネル領域２７が形成される。
酸化膜２５で被膜し、トレンチ２４にポリシリコンを充
填後、不純物を導入して低抵抗化を図り、ゲート電極２
６を設けて形成する。トレンチ２４に隣接したチャネル
層２３表面にはＮ+型のソース領域２８が形成され、隣
り合う２つのセルのソース領域２８間のチャネル層２３
表面にはＰ+型のボディコンタクト領域２９が形成され
る。さらにチャネル層２３にはソース領域２８からトレ
ンチ２４に沿ってチャネル領域２７が形成される。
【００２６】かかるセル６は図１の実動作領域５に多数
個配列される。具体的には小さい四角で表示したものが
１個のセルである。
個配列される。具体的には小さい四角で表示したものが
１個のセルである。
【００２７】ソース電極７は、トレンチ２４上を層間絶
縁膜３０で覆い、その上にソース領域２８およびボディ
コンタクト領域２９にコンタクトするように設ける。
縁膜３０で覆い、その上にソース領域２８およびボディ
コンタクト領域２９にコンタクトするように設ける。
【００２８】図２の右側に本発明のツェナーダイオード
２の断面構造を示す。
２の断面構造を示す。
【００２９】ツェナーダイオード２は、チャネル層２３
を覆うゲート酸化膜２５上で、Ｎ+型不純物を含むポリ
シリコン層とＰ-型不純物を含むポリシリコン層を交互
に複数積層して設ける。ポリシリコン層は全面に設け、
その後、ソース電極とコンタクトするために最下層を延
在し、上層はゲートパッド電極１の下に収まる所望の形
状で例えば柱状にエッチングされる。
を覆うゲート酸化膜２５上で、Ｎ+型不純物を含むポリ
シリコン層とＰ-型不純物を含むポリシリコン層を交互
に複数積層して設ける。ポリシリコン層は全面に設け、
その後、ソース電極とコンタクトするために最下層を延
在し、上層はゲートパッド電極１の下に収まる所望の形
状で例えば柱状にエッチングされる。
【００３０】これにより、複数のＰＮ接合を垂直方向に
形成したツェナーダイオード２となり、その最上層のＮ
+型領域がゲートパッド電極１に接続され、最下層のＮ+
型領域がソース電極７に接続されている。
形成したツェナーダイオード２となり、その最上層のＮ
+型領域がゲートパッド電極１に接続され、最下層のＮ+
型領域がソース電極７に接続されている。
【００３１】つまり、１つのＰＮ接合あたりのツェナー
電圧が６〜９Ｖであれば、ツェナーダイオード２に１５
Ｖのツェナー電圧が要求されるときは２個のＰＮ接合を
直列に接続するので、最下層からＮ+型領域−Ｐ-型領域
−Ｎ+型領域−Ｐ-型領域−Ｎ +型領域となる。
電圧が６〜９Ｖであれば、ツェナーダイオード２に１５
Ｖのツェナー電圧が要求されるときは２個のＰＮ接合を
直列に接続するので、最下層からＮ+型領域−Ｐ-型領域
−Ｎ+型領域−Ｐ-型領域−Ｎ +型領域となる。
【００３２】また、ＰＮ接合端は柱状のポリシリコン層
側面で終わっており、周囲は層間絶縁膜３０で覆われて
いるため、ＰＮ接合端でのリーク電流を抑制できる。
側面で終わっており、周囲は層間絶縁膜３０で覆われて
いるため、ＰＮ接合端でのリーク電流を抑制できる。
【００３３】本発明の特徴は保護用のツェナーダイオー
ド２の形状にある。
ド２の形状にある。
【００３４】ツェナーダイオード２はＰＮ接合を垂直方
向に複数設けた構造となっており、これにより、第１
に、ツェナーダイオードの専有面積を大幅に低減でき
る。ツェナーダイオードの専有面積が低減できれば、実
動作領域の面積を拡げ、セル密度の高いパワーＭＯＳＦ
ＥＴが実現できる。
向に複数設けた構造となっており、これにより、第１
に、ツェナーダイオードの専有面積を大幅に低減でき
る。ツェナーダイオードの専有面積が低減できれば、実
動作領域の面積を拡げ、セル密度の高いパワーＭＯＳＦ
ＥＴが実現できる。
【００３５】第２に、このツェナーダイオードを形成す
るＰＮ接合は、Ｎ+型領域およびＰ-型領域をそれぞれ交
互に積層し、ゲートパッド電極下部を柱状にエッチング
して形成されるため、それぞれの不純物濃度が均一とな
り、高品質なツェナーダイオードを提供することができ
る。
るＰＮ接合は、Ｎ+型領域およびＰ-型領域をそれぞれ交
互に積層し、ゲートパッド電極下部を柱状にエッチング
して形成されるため、それぞれの不純物濃度が均一とな
り、高品質なツェナーダイオードを提供することができ
る。
【００３６】第３に、高いツェナー電圧の要求について
はＰＮ接合を積層する数を増やせばよいので、従来、同
心円状に拡げて高いツェナー電圧の要求に対応していた
場合と比較すると、大幅に少ない専有面積のツェナーダ
イオードを実現でき、ツェナー電圧に依らず、実動作領
域の面積を統一できる利点を有する。
はＰＮ接合を積層する数を増やせばよいので、従来、同
心円状に拡げて高いツェナー電圧の要求に対応していた
場合と比較すると、大幅に少ない専有面積のツェナーダ
イオードを実現でき、ツェナー電圧に依らず、実動作領
域の面積を統一できる利点を有する。
【００３７】第４に、ツェナーダイオード２を形成する
ＰＮ接合はその側面を層間絶縁膜３０で被覆されている
ので、ＰＮ接合端でのリーク電流の発生を抑制できる。
ＰＮ接合はその側面を層間絶縁膜３０で被覆されている
ので、ＰＮ接合端でのリーク電流の発生を抑制できる。
【００３８】本発明のパワーＭＯＳＦＥＴの等価回路図
は図６と同じであり、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図１ 符号２）が接続され
る。なおダイオードＤIは基板ダイオードであり、ドレ
イン端子Ｄとソース端子Ｓ間に接続される。
は図６と同じであり、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図１ 符号２）が接続され
る。なおダイオードＤIは基板ダイオードであり、ドレ
イン端子Ｄとソース端子Ｓ間に接続される。
【００３９】
【発明の効果】本発明によれば、第１に、ツェナーダイ
オードの専有面積を大幅に低減できる。ツェナーダイオ
ードの専有面積が低減できれば、実動作領域の面積を拡
げ、セル密度の高いパワーＭＯＳＦＥＴが実現できる。
オードの専有面積を大幅に低減できる。ツェナーダイオ
ードの専有面積が低減できれば、実動作領域の面積を拡
げ、セル密度の高いパワーＭＯＳＦＥＴが実現できる。
【００４０】第２に、このツェナーダイオードを形成す
るＰＮ接合は、Ｎ+型領域およびＰ-型領域をそれぞれ交
互に積層し、ゲートパッド電極下部を柱状にエッチング
して形成されるため、それぞれの不純物濃度が均一とな
り、高品質なツェナーダイオードを提供することができ
る。
るＰＮ接合は、Ｎ+型領域およびＰ-型領域をそれぞれ交
互に積層し、ゲートパッド電極下部を柱状にエッチング
して形成されるため、それぞれの不純物濃度が均一とな
り、高品質なツェナーダイオードを提供することができ
る。
【００４１】第３に、高いツェナー電圧の要求について
はＰＮ接合を積層する数を増やせばよいので、従来同心
円状に拡げて要求に対応する場合と比較すると、大幅に
少ない専有面積のツェナーダイオードを実現でき、ツェ
ナー電圧に依らず、実動作領域の面積を統一できる利点
を有する。
はＰＮ接合を積層する数を増やせばよいので、従来同心
円状に拡げて要求に対応する場合と比較すると、大幅に
少ない専有面積のツェナーダイオードを実現でき、ツェ
ナー電圧に依らず、実動作領域の面積を統一できる利点
を有する。
【００４２】第４に、ツェナーダイオード２を形成する
ＰＮ接合はその側面を層間絶縁膜３０で被覆されている
ので、ＰＮ接合端でのリーク電流の発生を抑制できる。
ＰＮ接合はその側面を層間絶縁膜３０で被覆されている
ので、ＰＮ接合端でのリーク電流の発生を抑制できる。
【図１】本発明のＭＯＳＦＥＴの保護装置を説明する平
面図である。
面図である。
【図２】本発明のＭＯＳＦＥＴの保護装置を説明する断
面図である。
面図である。
【図３】従来のＭＯＳＦＥＴの保護装置を説明する平面
図である。
図である。
【図４】従来のＭＯＳＦＥＴの保護装置を説明する断面
図である。
図である。
【図５】本発明および従来のＭＯＳＦＥＴの保護装置の
等価回路を説明する回路図である。
等価回路を説明する回路図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH04 BH13 CA16
Claims (5)
- 【請求項１】チャネル層となる一導電型半導体基板と、
該半導体基板上に設けたポリシリコン層と、該ポリシリ
コン層に逆導電型領域と一導電型領域を交互に積層して
設けた複数個のツェナーダイオードとを具備することを
特徴とするＭＯＳＦＥＴの保護装置。 - 【請求項２】チャネル層となる一導電型半導体基板上に
設けた実動作領域と、該実動作領域のトレンチ内に形成
したトレンチ型のＭＯＳＦＥＴのセルと、ゲートパッド
電極の下部に設けたポリシリコン層に逆導電型領域と一
導電型領域を交互に積層して設けた複数個のツェナーダ
イオードとを具備することを特徴とするＭＯＳＦＥＴの
保護装置。 - 【請求項３】前記ツェナーダイオードを形成する接合端
を前記ポリシリコン層の側面で終わらせることを特徴と
する請求項１または請求項２に記載のＭＯＳＦＥＴの保
護装置。 - 【請求項４】前記ツェナーダイオードをゲートパッド電
極の下部に設けることを特徴とする請求項１または請求
項２に記載のＭＯＳＦＥＴの保護装置。 - 【請求項５】前記ツェナーダイオードを形成する一導電
型領域および逆導電型領域の接合を垂直方向に設けるこ
とを特徴とする請求項１または請求項２に記載のＭＯＳ
ＦＥＴの保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001115264A JP2002314085A (ja) | 2001-04-13 | 2001-04-13 | Ｍｏｓｆｅｔの保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001115264A JP2002314085A (ja) | 2001-04-13 | 2001-04-13 | Ｍｏｓｆｅｔの保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314085A true JP2002314085A (ja) | 2002-10-25 |
Family
ID=18966190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001115264A Pending JP2002314085A (ja) | 2001-04-13 | 2001-04-13 | Ｍｏｓｆｅｔの保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314085A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507678A (ja) * | 2002-11-25 | 2006-03-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 接続端子のｅｓｄ保護のための方法及び回路構成体 |
| JP2007299862A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| US9543294B2 (en) | 2015-02-09 | 2017-01-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN109390333A (zh) * | 2017-08-04 | 2019-02-26 | 艾普凌科有限公司 | 半导体装置 |
| CN115632031A (zh) * | 2022-12-21 | 2023-01-20 | 泰科天润半导体科技（北京）有限公司 | 集成栅保护机制的平面栅碳化硅mosfet的制造方法 |
-
2001
- 2001-04-13 JP JP2001115264A patent/JP2002314085A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507678A (ja) * | 2002-11-25 | 2006-03-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 接続端子のｅｓｄ保護のための方法及び回路構成体 |
| JP2007299862A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| WO2012036165A1 (ja) * | 2010-09-15 | 2012-03-22 | ローム株式会社 | 半導体素子 |
| JP2012064727A (ja) * | 2010-09-15 | 2012-03-29 | Rohm Co Ltd | 半導体素子 |
| US9142542B2 (en) | 2010-09-15 | 2015-09-22 | Rohm Co., Ltd. | Semiconductor device with protective diode |
| US9543294B2 (en) | 2015-02-09 | 2017-01-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN109390333A (zh) * | 2017-08-04 | 2019-02-26 | 艾普凌科有限公司 | 半导体装置 |
| CN115632031A (zh) * | 2022-12-21 | 2023-01-20 | 泰科天润半导体科技（北京）有限公司 | 集成栅保护机制的平面栅碳化硅mosfet的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10388781B2 (en) | Device structure having inter-digitated back to back MOSFETs | |
| US7952145B2 (en) | MOS transistor device in common source configuration | |
| US8022476B2 (en) | Semiconductor device having vertical and horizontal type gates and method for fabricating the same | |
| US6570229B1 (en) | Semiconductor device | |
| JP2002373989A (ja) | 半導体装置 | |
| JP2001257349A (ja) | Ｍｏｓｆｅｔの保護装置 | |
| JP2002050760A (ja) | 絶縁ゲート型電界効果半導体装置 | |
| JP2006278674A (ja) | 電界効果トランジスタとその製造方法、及び半導体装置 | |
| CN110459539A (zh) | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 | |
| JP2002118258A (ja) | Ｍｏｓｆｅｔおよびそれを用いた保護回路装置 | |
| US7038273B2 (en) | Semiconductor device | |
| JP2007220814A (ja) | 半導体装置 | |
| CN110867482B (zh) | 一种用于ic芯片的esd保护器件及电子装置 | |
| JP2002314085A (ja) | Ｍｏｓｆｅｔの保護装置 | |
| JP3505461B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2002043574A (ja) | Ｍｏｓｆｅｔの保護装置およびその製造方法 | |
| JP4232645B2 (ja) | トレンチ横型半導体装置およびその製造方法 | |
| CN114783997B (zh) | 一种可控硅静电放电保护结构 | |
| JP4906184B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP7428023B2 (ja) | 半導体装置 | |
| CN211017088U (zh) | 一种集成esd的vdmos器件 | |
| CN210167361U (zh) | 集成esd保护的沟槽mosfet | |
| JP2001352067A (ja) | Ｍｏｓｆｅｔの保護装置 | |
| CN114429950A (zh) | 静电放电保护ggnmos结构 | |
| CN112038397A (zh) | 一种终端结构及功率半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |