JP2000022144A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
- Publication number
- JP2000022144A JP2000022144A JP10183156A JP18315698A JP2000022144A JP 2000022144 A JP2000022144 A JP 2000022144A JP 10183156 A JP10183156 A JP 10183156A JP 18315698 A JP18315698 A JP 18315698A JP 2000022144 A JP2000022144 A JP 2000022144A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- gate electrode
- conductivity type
- source
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 description 8
- -1 boron Ions Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高周波成分を漏洩しにくくする。
【解決手段】 第１の導電型を有する基板3 と、第２の
導電型を有して基板3 の一方の主面に沿って設けられた
半導体領域1,2 と、第１の導電型を有して一方の主面に
沿って半導体領域1,2 に設けられたソース領域14と、ソ
ース領域14に接続されたソース電極S と、基板3 の他方
の主面に沿って設けられたドレイン電極Dと、半導体領
域1,2 における基板3 とソース領域14との間に位置した
チャネル領域CHの導電型を変化させるようソース電極S
との間にバイアス電圧が印加されるゲート電極G と、ゲ
ート電極G と基板3 との間に位置する絶縁層ISと、を備
えたＭＯＳＦＥＴにおいて、ゲート電極G は、その内部
にバイアス電圧の印加方向に沿ってＰＮ接合を有するダ
イオードDIが設けられた構成にしている。
導電型を有して基板3 の一方の主面に沿って設けられた
半導体領域1,2 と、第１の導電型を有して一方の主面に
沿って半導体領域1,2 に設けられたソース領域14と、ソ
ース領域14に接続されたソース電極S と、基板3 の他方
の主面に沿って設けられたドレイン電極Dと、半導体領
域1,2 における基板3 とソース領域14との間に位置した
チャネル領域CHの導電型を変化させるようソース電極S
との間にバイアス電圧が印加されるゲート電極G と、ゲ
ート電極G と基板3 との間に位置する絶縁層ISと、を備
えたＭＯＳＦＥＴにおいて、ゲート電極G は、その内部
にバイアス電圧の印加方向に沿ってＰＮ接合を有するダ
イオードDIが設けられた構成にしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＯＳＦＥＴの
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】従来、この種のＭＯＳＦＥＴとして図９
に示す構成のものが存在する。このものは、第１の導電
型（ｎ型）を有する基板B と、第２の導電型（ｐ+ 型）
を有して基板B の一方の主面に沿って設けられた半導体
領域SCと、第１の導電型（ｎ+型）を有して基板B の一
方の主面に沿って半導体領域SCに設けられたソース領域
SAと、ソース領域SAに接続されたソース電極S と、基板
B の他方の主面に沿って設けられたドレイン電極D と、
半導体領域SCにおける基板B とソース領域SAとの間に位
置したチャネル領域CHの導電型を変化させるようソース
電極S との間にバイアス電圧が印加されるゲート電極G
と、ゲート電極G と基板B との間に位置する絶縁層IS
と、を備えている。
に示す構成のものが存在する。このものは、第１の導電
型（ｎ型）を有する基板B と、第２の導電型（ｐ+ 型）
を有して基板B の一方の主面に沿って設けられた半導体
領域SCと、第１の導電型（ｎ+型）を有して基板B の一
方の主面に沿って半導体領域SCに設けられたソース領域
SAと、ソース領域SAに接続されたソース電極S と、基板
B の他方の主面に沿って設けられたドレイン電極D と、
半導体領域SCにおける基板B とソース領域SAとの間に位
置したチャネル領域CHの導電型を変化させるようソース
電極S との間にバイアス電圧が印加されるゲート電極G
と、ゲート電極G と基板B との間に位置する絶縁層IS
と、を備えている。
【０００３】このものは、第２の導電型（ｐ+ 型）の半
導体領域SCと第１の導電型（ｎ型）の基板B との間に、
図10に示すＰＮ接合PNを形成しているので、このＰＮ接
合PNに基づくボディダイオードによる容量成分Ｃp が、
図11に示すように、形成されていると考察でき、また、
第２の導電型（ｐ+ 型）の半導体領域SCと（ｎ+ 型）の
ソース領域SAとの間にもＰＮ接合を形成しているので、
これら２つのＰＮ接合に基づくドレインソース間の容量
成分Ｃdsが、図11に示すように、形成されていると考察
される。さらに、ゲート電極G と基板B との間には、絶
縁層ISが位置しているので、これらの位置関係に基づく
ゲートドレイン間の容量成分Ｃgdが、図11に示すよう
に、形成されていると考察される。これらの容量成分Ｃ
p,Ｃds, Ｃgdは、図12に示す等価回路で示される。
導体領域SCと第１の導電型（ｎ型）の基板B との間に、
図10に示すＰＮ接合PNを形成しているので、このＰＮ接
合PNに基づくボディダイオードによる容量成分Ｃp が、
図11に示すように、形成されていると考察でき、また、
第２の導電型（ｐ+ 型）の半導体領域SCと（ｎ+ 型）の
ソース領域SAとの間にもＰＮ接合を形成しているので、
これら２つのＰＮ接合に基づくドレインソース間の容量
成分Ｃdsが、図11に示すように、形成されていると考察
される。さらに、ゲート電極G と基板B との間には、絶
縁層ISが位置しているので、これらの位置関係に基づく
ゲートドレイン間の容量成分Ｃgdが、図11に示すよう
に、形成されていると考察される。これらの容量成分Ｃ
p,Ｃds, Ｃgdは、図12に示す等価回路で示される。
【０００４】
【発明が解決しようとする課題】上記した従来のＭＯＳ
ＦＥＴにあっては、前述した容量成分Ｃp,Ｃds, Ｃgdが
形成されていると考察できるので、これらの容量を通じ
て、ドレインソース間がオフのときにも、高周波成分が
漏洩するという恐れがある。
ＦＥＴにあっては、前述した容量成分Ｃp,Ｃds, Ｃgdが
形成されていると考察できるので、これらの容量を通じ
て、ドレインソース間がオフのときにも、高周波成分が
漏洩するという恐れがある。
【０００５】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、高周波成分が漏洩しに
くいＭＯＳＦＥＴを提供することにある。
ので、その目的とするところは、高周波成分が漏洩しに
くいＭＯＳＦＥＴを提供することにある。
【０００６】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、第１の導電型を有する
基板と、第２の導電型を有して基板の一方の主面に沿っ
て設けられた半導体領域と、第１の導電型を有して前記
一方の主面に沿って半導体領域に設けられたソース領域
と、ソース領域に接続されたソース電極と、基板の他方
の主面に沿って設けられたドレイン電極と、半導体領域
における基板とソース領域との間に位置したチャネル領
域の導電型を変化させるようソース電極との間にバイア
ス電圧が印加されるゲート電極と、ゲート電極と基板と
の間に位置する絶縁層と、を備えたＭＯＳＦＥＴにおい
て、前記ゲート電極は、その内部に前記バイアス電圧の
印加方向に沿ってＰＮ接合を有するダイオードが設けら
れた構成にしている。
ために、請求項１記載の発明は、第１の導電型を有する
基板と、第２の導電型を有して基板の一方の主面に沿っ
て設けられた半導体領域と、第１の導電型を有して前記
一方の主面に沿って半導体領域に設けられたソース領域
と、ソース領域に接続されたソース電極と、基板の他方
の主面に沿って設けられたドレイン電極と、半導体領域
における基板とソース領域との間に位置したチャネル領
域の導電型を変化させるようソース電極との間にバイア
ス電圧が印加されるゲート電極と、ゲート電極と基板と
の間に位置する絶縁層と、を備えたＭＯＳＦＥＴにおい
て、前記ゲート電極は、その内部に前記バイアス電圧の
印加方向に沿ってＰＮ接合を有するダイオードが設けら
れた構成にしている。
【０００７】請求項２記載の発明は、請求項１記載の発
明において、前記ダイオードは、そのＰＮ接合の順方向
が前記バイアス電圧の印加方向となるよう前記ゲート電
極に設けられた構成にしている。
明において、前記ダイオードは、そのＰＮ接合の順方向
が前記バイアス電圧の印加方向となるよう前記ゲート電
極に設けられた構成にしている。
【０００８】請求項３記載の発明は、請求項１又は請求
項２のいずれかに記載の発明において、前記絶縁層は、
前記チャネル領域と前記ゲート電極との間に位置する箇
所と略同一の厚みを有する薄層及びその薄層よりも厚い
厚層を有してなるものであって、前記ダイオードは、そ
のＰＮ接合の接合面が前記絶縁層の厚層と交差するよう
前記ゲート電極に設けられた構成にしている。
項２のいずれかに記載の発明において、前記絶縁層は、
前記チャネル領域と前記ゲート電極との間に位置する箇
所と略同一の厚みを有する薄層及びその薄層よりも厚い
厚層を有してなるものであって、前記ダイオードは、そ
のＰＮ接合の接合面が前記絶縁層の厚層と交差するよう
前記ゲート電極に設けられた構成にしている。
【０００９】
【発明の実施の形態】本発明の一実施形態のＭＯＳＦＥ
Ｔを図１乃至図８に基づいて以下に説明する。初めに、
図２乃至図５に基づいて、このものの製造方法を説明す
る。
Ｔを図１乃至図８に基づいて以下に説明する。初めに、
図２乃至図５に基づいて、このものの製造方法を説明す
る。
【００１０】まず、図２(a) に示すように、第１の導電
型（ｎ+ 型）の第１の半導体層1 及びその第１の半導体
層1 よりも比抵抗の大きい第１の導電型（ｎ型）の第２
の半導体層2 からなる基板3 の一方の主面、すなわち、
第２の半導体層2 の表面上に、所定の厚みを有した第１
の絶縁膜4 を形成する。
型（ｎ+ 型）の第１の半導体層1 及びその第１の半導体
層1 よりも比抵抗の大きい第１の導電型（ｎ型）の第２
の半導体層2 からなる基板3 の一方の主面、すなわち、
第２の半導体層2 の表面上に、所定の厚みを有した第１
の絶縁膜4 を形成する。
【００１１】次に、図２(b) に示すように、第１の絶縁
膜4 の一部を除去し、第１の凹部5を形成してから、矢
示するように、高濃度のホウ素イオンを第２の半導体層
2 に注入する。次に、図２(c) に示すように、注入した
ホウ素イオンを拡散させて、比抵抗の小さい第２の導電
型（ｐ+ 型）の第１の半導体領域6 を所定の深さで形成
するのと同時に、その第１の半導体領域6 上に第２の絶
縁膜7 を形成する。
膜4 の一部を除去し、第１の凹部5を形成してから、矢
示するように、高濃度のホウ素イオンを第２の半導体層
2 に注入する。次に、図２(c) に示すように、注入した
ホウ素イオンを拡散させて、比抵抗の小さい第２の導電
型（ｐ+ 型）の第１の半導体領域6 を所定の深さで形成
するのと同時に、その第１の半導体領域6 上に第２の絶
縁膜7 を形成する。
【００１２】次に、図３(a) に示すように、エッチング
でもって、第２の絶縁膜7 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図３(b) に示すように、第２の
凹部8 内にゲート絶縁膜となる第３の絶縁膜9 を形成す
る。このようにして形成された第３の絶縁膜9 は、第２
の絶縁膜7 と共に、薄層及び厚層を有する絶縁層ISを形
成し、この第３の絶縁膜9 の部分が薄層となり、第２の
絶縁膜7 の部分が厚層となっている。次に、図３(c) に
示すように、ゲート電極G となるポリシリコン製の第１
の導電膜10を形成する。このようにして、ゲート電極G
となるポリシリコン製の第１の導電膜10を形成されるこ
とにより、前述した絶縁層ISは、ゲート電極G と基板3
との間に位置するようになる。
でもって、第２の絶縁膜7 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図３(b) に示すように、第２の
凹部8 内にゲート絶縁膜となる第３の絶縁膜9 を形成す
る。このようにして形成された第３の絶縁膜9 は、第２
の絶縁膜7 と共に、薄層及び厚層を有する絶縁層ISを形
成し、この第３の絶縁膜9 の部分が薄層となり、第２の
絶縁膜7 の部分が厚層となっている。次に、図３(c) に
示すように、ゲート電極G となるポリシリコン製の第１
の導電膜10を形成する。このようにして、ゲート電極G
となるポリシリコン製の第１の導電膜10を形成されるこ
とにより、前述した絶縁層ISは、ゲート電極G と基板3
との間に位置するようになる。
【００１３】次に、図４(a) に示すように、第２の半導
体層2 及び第１の半導体領域6 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれ一部を除去して、第３の凹部11を形成してから、図
４(b) に矢示するように、第３の凹部11だけでなく、ポ
リシリコン製の第１の導電膜10にもホウ素イオンを注入
する。次に、図４(c) に示すように、注入したホウ素イ
オンを拡散させて、第２の導電型（ｐ型）の第２の半導
体領域12を形成するとともに、第１の導電膜10を第２の
導電型（ｐ型）にする。
体層2 及び第１の半導体領域6 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれ一部を除去して、第３の凹部11を形成してから、図
４(b) に矢示するように、第３の凹部11だけでなく、ポ
リシリコン製の第１の導電膜10にもホウ素イオンを注入
する。次に、図４(c) に示すように、注入したホウ素イ
オンを拡散させて、第２の導電型（ｐ型）の第２の半導
体領域12を形成するとともに、第１の導電膜10を第２の
導電型（ｐ型）にする。
【００１４】次に、図５(a) に示すように、レジスト13
を第３の凹部11だけでなく、ポリシリコン製の第１の導
電膜10上に、基板3 の一方の主面の直交方向から見て第
２の半導体領域12を取り囲むようにして塗布されて、マ
スクを形成する。詳しくは、このレジスト13は、ポリシ
リコン製の第１の導電膜10上では、前述した絶縁層ISの
厚層と重合する状態で塗布されて、厚層にマスクが形成
される。
を第３の凹部11だけでなく、ポリシリコン製の第１の導
電膜10上に、基板3 の一方の主面の直交方向から見て第
２の半導体領域12を取り囲むようにして塗布されて、マ
スクを形成する。詳しくは、このレジスト13は、ポリシ
リコン製の第１の導電膜10上では、前述した絶縁層ISの
厚層と重合する状態で塗布されて、厚層にマスクが形成
される。
【００１５】次に、図５(b) に示すように、レジスト13
及び第１の導電膜10によってマスクされていない部分
に、リンイオンを注入して拡散させると、第１の導電型
（ｎ+型）のソース領域14が第１及び第２の半導体領域
6,12に形成される。このソース領域14と基板3 との間が
導電型の変化するチャネル領域CHとなっており、このチ
ャネル領域CHとゲート電極G との間の絶縁層ISは、前述
した薄層となっている。なお、このチャネル領域CHの導
電型の変化については、詳しく後述する。
及び第１の導電膜10によってマスクされていない部分
に、リンイオンを注入して拡散させると、第１の導電型
（ｎ+型）のソース領域14が第１及び第２の半導体領域
6,12に形成される。このソース領域14と基板3 との間が
導電型の変化するチャネル領域CHとなっており、このチ
ャネル領域CHとゲート電極G との間の絶縁層ISは、前述
した薄層となっている。なお、このチャネル領域CHの導
電型の変化については、詳しく後述する。
【００１６】また、リンイオンを注入して拡散させるこ
とによって、ソース領域14が形成されると同時に、ゲー
ト電極G となる第１の導電膜10に、バイアス電圧の印加
方向に沿ってＰＮ接合を有ダイオードDIが形成される。
詳しくは、このダイオードDIは、ソース領域14の近い部
分が第１の導電型（ｎ+ 型）となり、ソース領域14から
より離れた部分が第２の導電型（ｐ型）となっているか
ら、ＰＮ接合の順方向がバイアス電圧の印加方向となっ
ている。このダイオードDIは、レジスト13が第１の導電
膜10上では絶縁膜ISの厚層と重合する状態で塗布されて
いたために、ＰＮ接合の接合面が絶縁層ISの厚層と交差
する状態で設けられている。
とによって、ソース領域14が形成されると同時に、ゲー
ト電極G となる第１の導電膜10に、バイアス電圧の印加
方向に沿ってＰＮ接合を有ダイオードDIが形成される。
詳しくは、このダイオードDIは、ソース領域14の近い部
分が第１の導電型（ｎ+ 型）となり、ソース領域14から
より離れた部分が第２の導電型（ｐ型）となっているか
ら、ＰＮ接合の順方向がバイアス電圧の印加方向となっ
ている。このダイオードDIは、レジスト13が第１の導電
膜10上では絶縁膜ISの厚層と重合する状態で塗布されて
いたために、ＰＮ接合の接合面が絶縁層ISの厚層と交差
する状態で設けられている。
【００１７】次に、図５(c) に示すように、第３の絶縁
膜15を形成して後に、第４の凹部16を形成し、さらに、
第１の半導体領域6 及びソース領域14に接触してソース
電極S となる第２の導電膜17を形成する。
膜15を形成して後に、第４の凹部16を形成し、さらに、
第１の半導体領域6 及びソース領域14に接触してソース
電極S となる第２の導電膜17を形成する。
【００１８】以上の製造工程の後に、基板3 の他方の主
面、すなわち、第１の半導体層1 の表面に、ドレイン電
極D となる第３の導電膜18を形成して、図１に示される
エンハンスメント型のＤＭＯＳＦＥＴが製造される。
面、すなわち、第１の半導体層1 の表面に、ドレイン電
極D となる第３の導電膜18を形成して、図１に示される
エンハンスメント型のＤＭＯＳＦＥＴが製造される。
【００１９】このＤＭＯＳＦＥＴは、共に第２の導電型
（ｐ+ 型）の第１及び第２の半導体領域6,12と第１の導
電型（ｎ型）の基板との間に、図２に示すＰＮ接合PNを
形成しているので、このＰＮ接合PNに基づくボディダイ
オードによる容量成分Ｃp が、図３に示すように、形成
されていると考察でき、また、共に第２の導電型（ｐ +
型）の第１及び第２の半導体領域6,12と第１の導電型
（ｎ+ 型）のソース領域14との間にもＰＮ接合を形成し
ているので、これら２つのＰＮ接合に基づくドレインソ
ース間の容量成分Ｃdsが、図３に示すように、形成され
ていると考察され、また、ゲート電極G と基板3 との間
には、絶縁層ISが位置しているから、これらの位置関係
に基づくゲートドレイン間の容量成分Ｃgdが、図３に示
すように、形成されていると考察される。
（ｐ+ 型）の第１及び第２の半導体領域6,12と第１の導
電型（ｎ型）の基板との間に、図２に示すＰＮ接合PNを
形成しているので、このＰＮ接合PNに基づくボディダイ
オードによる容量成分Ｃp が、図３に示すように、形成
されていると考察でき、また、共に第２の導電型（ｐ +
型）の第１及び第２の半導体領域6,12と第１の導電型
（ｎ+ 型）のソース領域14との間にもＰＮ接合を形成し
ているので、これら２つのＰＮ接合に基づくドレインソ
ース間の容量成分Ｃdsが、図３に示すように、形成され
ていると考察され、また、ゲート電極G と基板3 との間
には、絶縁層ISが位置しているから、これらの位置関係
に基づくゲートドレイン間の容量成分Ｃgdが、図３に示
すように、形成されていると考察される。
【００２０】さらに、このＤＭＯＳＦＥＴは、ゲート電
極G にダイオードDIが設けられているから、図３に示す
ように、ダイオードDI内部のＰＮ接合に基づく容量成分
Ｃdが設けられるとともに、このダイオードDIとソース
領域14との位置関係に基づくゲートソース間の容量成分
Ｃgsが設けられていると考察できる。これらの容量成分
Ｃp,Ｃds, Ｃgd, Ｃd,Ｃgsは、図４に示す等価回路で示
される。
極G にダイオードDIが設けられているから、図３に示す
ように、ダイオードDI内部のＰＮ接合に基づく容量成分
Ｃdが設けられるとともに、このダイオードDIとソース
領域14との位置関係に基づくゲートソース間の容量成分
Ｃgsが設けられていると考察できる。これらの容量成分
Ｃp,Ｃds, Ｃgd, Ｃd,Ｃgsは、図４に示す等価回路で示
される。
【００２１】次に、この図４に示された等価回路と従来
例の説明のために図12に示された等価回路とを比較しな
がら、このＤＭＯＳＦＥＴの容量成分全体の容量につい
て説明する。ここで、容量成分Ｃdsの容量をCDS 、容量
成分Ｃgdの容量をCGD 、容量成分Ｃp の容量をCP、容量
成分Ｃgsの容量をCGS 、容量成分Ｃd の容量をCDとする
と、図12に示された等価回路の容量成分全体の容量C2
は、式(1) により示されるとともに、図４に示された等
価回路の容量成分全体の容量C1は、式(2) により示され
る。
例の説明のために図12に示された等価回路とを比較しな
がら、このＤＭＯＳＦＥＴの容量成分全体の容量につい
て説明する。ここで、容量成分Ｃdsの容量をCDS 、容量
成分Ｃgdの容量をCGD 、容量成分Ｃp の容量をCP、容量
成分Ｃgsの容量をCGS 、容量成分Ｃd の容量をCDとする
と、図12に示された等価回路の容量成分全体の容量C2
は、式(1) により示されるとともに、図４に示された等
価回路の容量成分全体の容量C1は、式(2) により示され
る。
【００２２】 C1＝CDS ＋CP＋CGD (1) C2＝CDS ＋CP＋(CGD×（CGS ＋CD))／(CGD＋CGS ＋CD) (2) 従って、(1) 式−(2) 式を計算すると、C1−C2＝CGD2／
(CGD＋CGS ＋CD) ＞０ となるから、このＤＭＯＳＦＥ
Ｔの容量成分全体の容量は、従来例のＤＭＯＳＦＥＴの
容量成分全体の容量よりも低減されていることが明らか
である。
(CGD＋CGS ＋CD) ＞０ となるから、このＤＭＯＳＦＥ
Ｔの容量成分全体の容量は、従来例のＤＭＯＳＦＥＴの
容量成分全体の容量よりも低減されていることが明らか
である。
【００２３】次に、このものの動作を説明する。このソ
ース電極S とゲート電極G との間にバイアス電圧が印加
されると、第１及び第２の半導体領域6,12における基板
3 とソース領域14との間に位置したチャネル領域CHの導
電型が第１の導電型（ｎ型）に変化して、ソース電極S
とドレイン電極D との間は、高インピーダンス状態から
低インピーダンス状態に変化する。逆に、ソース電極と
ゲート電極との間に印加されたバイアス電圧を解除する
と、第１及び第２の半導体領域6,12における基板3 とソ
ース領域14との間に位置したチャネル領域CHの導電型が
第２の導電型（ｐ型）に変化して、ソース電極S とドレ
イン電極D との間は、低インピーダンス状態から高イン
ピーダンス状態に変化する。
ース電極S とゲート電極G との間にバイアス電圧が印加
されると、第１及び第２の半導体領域6,12における基板
3 とソース領域14との間に位置したチャネル領域CHの導
電型が第１の導電型（ｎ型）に変化して、ソース電極S
とドレイン電極D との間は、高インピーダンス状態から
低インピーダンス状態に変化する。逆に、ソース電極と
ゲート電極との間に印加されたバイアス電圧を解除する
と、第１及び第２の半導体領域6,12における基板3 とソ
ース領域14との間に位置したチャネル領域CHの導電型が
第２の導電型（ｐ型）に変化して、ソース電極S とドレ
イン電極D との間は、低インピーダンス状態から高イン
ピーダンス状態に変化する。
【００２４】かかるＭＯＳＦＥＴにあっては、ゲート電
極G は、その内部にバイアス電圧の印加方向に沿ってＰ
Ｎ接合を有するダイオードDIが設けられることによっ
て、ＰＮ接合に基づく容量成分Ｃd が形成されるととも
に、ダイオードDIとソース領域との位置関係に基づくゲ
ートソース間の容量成分Ｃgsが形成されて、これらの容
量成分Ｃd,Ｃgsが、ゲート電極G と基板3 との間に絶縁
層ISが位置することにより形成された容量成分Ｃgdに直
列接続されることになって、前述したように、容量成分
全体の容量が小さくなるので、高周波成分が漏洩しにく
くなる。
極G は、その内部にバイアス電圧の印加方向に沿ってＰ
Ｎ接合を有するダイオードDIが設けられることによっ
て、ＰＮ接合に基づく容量成分Ｃd が形成されるととも
に、ダイオードDIとソース領域との位置関係に基づくゲ
ートソース間の容量成分Ｃgsが形成されて、これらの容
量成分Ｃd,Ｃgsが、ゲート電極G と基板3 との間に絶縁
層ISが位置することにより形成された容量成分Ｃgdに直
列接続されることになって、前述したように、容量成分
全体の容量が小さくなるので、高周波成分が漏洩しにく
くなる。
【００２５】また、ダイオードDIのＰＮ接合の順方向が
バイアス電圧の印加方向であるから、バイアス電圧をか
けやすくなっている。
バイアス電圧の印加方向であるから、バイアス電圧をか
けやすくなっている。
【００２６】また、チャネル領域CHとゲート電極G との
間に位置する箇所と同一の厚みを有する薄層は、絶縁層
IS並びに第１及び第２の半導体領域6,12と共に構成する
容量成分の容量を小さくするために面積が小さくされる
から、そのような面積が小さくされる薄層ではなく、面
積の大きくされる厚膜の方に、ダイオードDIを設けるた
めのマスクが形成されるので、製作がやり易くなってい
る。
間に位置する箇所と同一の厚みを有する薄層は、絶縁層
IS並びに第１及び第２の半導体領域6,12と共に構成する
容量成分の容量を小さくするために面積が小さくされる
から、そのような面積が小さくされる薄層ではなく、面
積の大きくされる厚膜の方に、ダイオードDIを設けるた
めのマスクが形成されるので、製作がやり易くなってい
る。
【００２７】なお、本実施形態は、ダイオードDIは、そ
のＰＮ接合の順方向がバイアス電圧の印加方向となるよ
うゲート電極G に設けられているが、この構成に限るも
のではなく、ＰＮ接合の逆方向がバイアス電圧の印加方
向となるようゲート電極G に設けられてもよい。
のＰＮ接合の順方向がバイアス電圧の印加方向となるよ
うゲート電極G に設けられているが、この構成に限るも
のではなく、ＰＮ接合の逆方向がバイアス電圧の印加方
向となるようゲート電極G に設けられてもよい。
【００２８】また、本実施形態は、ダイオードDIは、そ
のＰＮ接合の接合面が絶縁層ISの厚層と交差するようゲ
ート電極G に設けられているが、この構成に限るもので
はなく、ＰＮ接合の接合面が絶縁層ISの薄層と交差する
ようゲート電極G に設けられもよい。
のＰＮ接合の接合面が絶縁層ISの厚層と交差するようゲ
ート電極G に設けられているが、この構成に限るもので
はなく、ＰＮ接合の接合面が絶縁層ISの薄層と交差する
ようゲート電極G に設けられもよい。
【００２９】また、本実施形態は、エンハンスメント型
であるが、デプレッション型であっても、同様の効果を
奏することができる。
であるが、デプレッション型であっても、同様の効果を
奏することができる。
【００３０】また、本実施形態は、第１の導電型がｎ型
で、第２の導電型がｐ型であるが、第１の導電型がｐ型
で、第２の導電型がｎ型であっても、同様の効果を奏す
ることができる。
で、第２の導電型がｐ型であるが、第１の導電型がｐ型
で、第２の導電型がｎ型であっても、同様の効果を奏す
ることができる。
【００３１】
【発明の効果】請求項１記載の発明は、ゲート電極は、
その内部にバイアス電圧の印加方向に沿ってＰＮ接合を
有するダイオードが設けられることによって、ＰＮ接合
に基づく容量成分が形成され、この容量成分が、ゲート
電極と基板との間に絶縁層が位置することにより形成さ
れた容量成分に直列接続されることになって、容量成分
全体の容量が小さくなるので、高周波成分が漏洩しにく
くなる。
その内部にバイアス電圧の印加方向に沿ってＰＮ接合を
有するダイオードが設けられることによって、ＰＮ接合
に基づく容量成分が形成され、この容量成分が、ゲート
電極と基板との間に絶縁層が位置することにより形成さ
れた容量成分に直列接続されることになって、容量成分
全体の容量が小さくなるので、高周波成分が漏洩しにく
くなる。
【００３２】請求項２記載の発明は、請求項１記載の発
明の効果に加えて、ダイオードのＰＮ接合の順方向がバ
イアス電圧の印加方向であるから、バイアス電圧をかけ
やすくなっている。
明の効果に加えて、ダイオードのＰＮ接合の順方向がバ
イアス電圧の印加方向であるから、バイアス電圧をかけ
やすくなっている。
【００３３】請求項３記載の発明は、請求項１又は請求
項２のいずれかに記載の発明の効果に加えて、チャネル
領域とゲート電極との間に位置する箇所と略同一の厚み
を有する薄層は、絶縁層及び半導体領域と共に構成する
容量成分の容量を小さくするために面積が小さくされる
から、そのような面積が小さくされる薄層よりも面積の
大きい厚膜の方が、ダイオードを設けるために必要なマ
スクの形成がやり易くなる。
項２のいずれかに記載の発明の効果に加えて、チャネル
領域とゲート電極との間に位置する箇所と略同一の厚み
を有する薄層は、絶縁層及び半導体領域と共に構成する
容量成分の容量を小さくするために面積が小さくされる
から、そのような面積が小さくされる薄層よりも面積の
大きい厚膜の方が、ダイオードを設けるために必要なマ
スクの形成がやり易くなる。
【図１】本発明の一実施形態の断面図である。
【図２】同上の製造方法を示す基板の断面図である。
【図３】同上のものの図３に続く製造方法を示す基板の
断面図である。
断面図である。
【図４】同上のものの図４に続く製造方法を示す基板の
断面図である。
断面図である。
【図５】同上のものの図５に続く製造方法を示す基板の
断面図である。
断面図である。
【図６】同上に形成されるダイオードを示す回路図であ
る。
る。
【図７】同上に容量成分が形成された状態を示す断面図
である。
である。
【図８】同上に形成された容量成分を示す回路図であ
る。
る。
【図９】従来例の断面図である。
【図１０】同上に形成されるダイオードを示す回路図で
ある。
ある。
【図１１】同上に容量成分が形成された状態を示す断面
図である。
図である。
【図１２】同上に形成された容量成分を示す回路図であ
る。
る。
【符号の説明】 3 基板 6 第１の半導体領域 12 第２の半導体領域 14 ソース領域 CH チャネル領域 D ドレイン電極 G ゲート電極 S ソース電極 DI ダイオード IS 絶縁層
Claims (3)
- 【請求項１】 第１の導電型を有する基板と、第２の導
電型を有して基板の一方の主面に沿って設けられた半導
体領域と、第１の導電型を有して前記一方の主面に沿っ
て半導体領域に設けられたソース領域と、ソース領域に
接続されたソース電極と、基板の他方の主面に沿って設
けられたドレイン電極と、半導体領域における基板とソ
ース領域との間に位置したチャネル領域の導電型を変化
させるようソース電極との間にバイアス電圧が印加され
るゲート電極と、ゲート電極と基板との間に位置する絶
縁層と、を備えたＭＯＳＦＥＴにおいて、 前記ゲート電極は、その内部に前記バイアス電圧の印加
方向に沿ってＰＮ接合を有するダイオードが設けられた
ことを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記ダイオードは、そのＰＮ接合の順方
向が前記バイアス電圧の印加方向となるよう前記ゲート
電極に設けられたことを特徴とする請求項１記載のＭＯ
ＳＦＥＴ。 - 【請求項３】 前記絶縁層は、前記チャネル領域と前記
ゲート電極との間に位置する箇所と略同一の厚みを有す
る薄層及びその薄層よりも厚い厚層を有してなるもので
あって、前記ダイオードは、そのＰＮ接合の接合面が前
記絶縁層の厚層と交差するよう前記ゲート電極に設けら
れたことを特徴とする請求項１又は請求項２のいずれか
に記載のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183156A JP2000022144A (ja) | 1998-06-30 | 1998-06-30 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183156A JP2000022144A (ja) | 1998-06-30 | 1998-06-30 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022144A true JP2000022144A (ja) | 2000-01-21 |
Family
ID=16130789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10183156A Pending JP2000022144A (ja) | 1998-06-30 | 1998-06-30 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218307A (ja) * | 2008-03-10 | 2009-09-24 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置 |
| JP2012064727A (ja) * | 2010-09-15 | 2012-03-29 | Rohm Co Ltd | 半導体素子 |
-
1998
- 1998-06-30 JP JP10183156A patent/JP2000022144A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218307A (ja) * | 2008-03-10 | 2009-09-24 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置 |
| JP2012064727A (ja) * | 2010-09-15 | 2012-03-29 | Rohm Co Ltd | 半導体素子 |
| US9142542B2 (en) | 2010-09-15 | 2015-09-22 | Rohm Co., Ltd. | Semiconductor device with protective diode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920005513B1 (ko) | 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 | |
| KR970054363A (ko) | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 | |
| EP0718892A2 (en) | Semiconductor device including insulated gate bipolar transistor and method of fabricating the same | |
| US6194760B1 (en) | Double-diffused MOS transistor and method of fabricating the same | |
| US4689872A (en) | Method of manufacturing a semiconductor device | |
| KR20040064305A (ko) | Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 | |
| KR100236101B1 (ko) | 반도체 소자 및 제조 방법 | |
| KR100211635B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR950009795B1 (ko) | 횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치 | |
| KR100285002B1 (ko) | 반도체장치및그제조방법 | |
| JP2926962B2 (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 | |
| US6794722B2 (en) | Field effect transistor with reverse dopant grandient region | |
| KR20000003951A (ko) | 에스오아이 소자의 소자분리 방법 | |
| JP2926969B2 (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 | |
| JP2000022144A (ja) | Ｍｏｓｆｅｔ | |
| KR920007826B1 (ko) | Mos형 반도체소자의 제조방법 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| KR0161737B1 (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| KR0161891B1 (ko) | 반도체장치의 제조방법 | |
| KR100521994B1 (ko) | 트렌치게이트형모스트랜지스터및그제조방법 | |
| KR0179168B1 (ko) | 반도체 소자 제조방법 | |
| JPH01144683A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP4422810B2 (ja) | 半導体装置 | |
| JPS6246572A (ja) | 半導体装置の製造方法 |