KR950009795B1 - 횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치 - Google Patents

횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치 Download PDF

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Abstract

내용 없음.

Description

횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치
제1도는 본 발명의 제1실시예에 따른 횡형 P채널 MOS트랜지스터의 평면 형태를 나타낸 도면.
제2a도 내지 m도는 제1도의 MOS트랜지스터의 형성방법의 일예를 나타낸 단면도.
제3도는 본 발명의 제2실시예에 따른 횡형 P채널 MOS트랜지스터를 나타낸 단면도.
제4도는 본 발명의 제3실시예에 따른 횡형 P채널 MOS트랜지스터를 나타낸 단면도.
제5a도 및 b도는 종래의 횡형 MOSFET의 평면형태 및 그 B-B선 단면을 나타낸 도면.
제6도는 제5b도의 횡형 MOSFET에 정전서어지가 입력된 경우의 서어지전류의 흐름을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : N-형 반도체기판 11 : 드레인영역용의 P형 확산층
12 : 드레인영역 전극취출용의 P+형 확산층 CH : 채널영역
13 : 채널영역·백게이트영역용의 N형 확산층
13' : 백게이트영역용의 N형 확산층 14 : 소오스영역용의 P+형 확산층
15 : 게이트절연막 G : 게이트전극
D : 드레인전극 D' : 드레인접촉부
S·B : 소오스·백게이트공통전극 S' : 소오스접촉부
B' : 백게이트접촉부 16 : 층간절연막
30,40 : P-형 반도체기판 31 : 깊은 N+형 확산층
32 : N+매립층 33 : 섬형상의 N-형 에피택셜층
34 : 소자 분리용의 P형 반도체영역
35 : 백게이트영역 전극취출용의 N+형 확산층
41 : N+형 매립층 42 : 도상의 N-형 매립에피택셜
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 반도체기판상에 형성되는 이중확산형의 횡형 MOSFET(절연게이트형 전계효과 트랜지스터)의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, 이중확산형의 MOSFET을 CMOS(상보형 MOS)에 의해 구성하는 경우 P채널 MOS트랜지스터 또는 N채널 MOS트랜지스터의 어느 한쪽은 횡형 MOSFET로 구성되어 있다.
제5a도 및 b도는 종래의 횡형 P채널 MOS트랜지스터의 일예에 대해서, 평면형태 및 그 B-B선 단면 구조를 나타내고 있다. 제5a도 및 b도에 있어서, 50은 N-형의 반도체기판, 51은 드레인영역용의 P형 확산층, 52는 드레인전극취출용의 P+형 확산층, 53은 채널영역·백게이트영역용의 N형 확산층, 54는 소오스영역용의 P+형 확산층, 55는 게이트절연막, 56은 게이트전극, 57은 층간절연막, 58은 드레인전극, 59는 소오스·백게이트공통전극이다. 여기서, 소오스·백게이트공통전극의 접촉부(59')는 드레인접촉부(58')와의 사이에 반드시 게이트전극(56)이 존재하는 형태로 설계되어 있다.
이와 같은 종래의 횡형 MOSFET에 있어서는 드레인전극(58)에 고전압의 정전서어지가 입력된 경우, 제6도중에 나타낸 화살표와 같이 기생다이오드의 순방향, 즉 드레인영역용의 P형 확산층(51)→채널영역·백게이트영역용의 N형 확산층(53)의 경로를 따라 서어지전류가 흐른다. 그러나 이때, 상기 N형 확산층(53)의 저항성분(R)에 의해 드레인영역용의 P형 확산층(51)의 전위가 상승하고, 이 전위가 게이트절연막(55)의 절연내량을 넘을 경우에는 게이트절연막(55)이 파괴되어 소자의 정전파괴가 발생하게 된다.
상기한 바와 같이 종래의 횡형 MOSFET는 소자의 정전서어지내량(정전파괴전압)이 낮은 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 횡형 MOSFET의 정전서어지내량의 향상을 도모하기 위한 횡형 모스에프이티(MOSFET)와 이 횡형 모스에프이티(MOSFET)를 이용한 고브레이크다운전압 바이씨모스(Bi-CMOS) 트랜지스터장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 횡형 MOSFET는, 표면을 갖춘 제1도의 전형 반도체기판(10)과, 반도체기판(10)의 제1부분에 형성된 제2도전형의 제1불순물확산층(11), 이 제1불순물확산층(11)의 영역내부에 존재하고, 기판의 표면으로부터 제1불순물확산층과 제2불순물확산층의 접합면까지의 제1깊이를 갖추면서 제1깊이가 제1불순물확산층(11)보다 더 작으며, 제1불순물확산층(11) 보다 더 높은 불순물농도를 갖춘 제2불순물확산층(12), 반도체기판(10) 보다 더 높은 불순물 농도를 갖추고, 반도체기판(10) 표면의 제2부분과 제1 및 제2불순물확산층(11, 12)의 양쪽 주위에 형성되며, 제1불순물확산층(11)의 주변부의 일부와 접촉되는 제1도전형의 제3불순물확산층(13), 제1불순물확산층(11)과 접하는 제3불순물확산층(13)의 영역과 인접하는 제3불순물확산층(13)에 존재하고, 기판의 표면으로부터 제3불순물확산층(13)과 제4불순물확산층의 접합면까지의 제2깊이를 갖추면서 제2깊이가 제3불순물확산층(13) 보다 더 작으며, 제1불순물확산층(11) 보다 더 높은 불순물 농도를 갖춘 제2도전형의 제4불순물확산층(14), 제4불순물확산층(14)과 제1불순물확산층(11) 사이에 개재된 제3불순물확산층(13)의 표면상에 형성된 게이트절연막(15), 게이트절연막(15)을 통해 제3불순물확산층(13)의 표면상에 형성된 게이트전극(G), 제2불순물확산층(12)에 접촉해서 형성된 드레인전극(D) 및, 제3불순물확산층(13) 및 제4불순물확산층(14) 양쪽에 접촉해서 형성된 소오스·백게이트공통전극(S·B)을 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 드레인영역 외주의 일부에 접속되고, 이로부터 떨어진 위치에서 이들을 에워싸도록 백게이트영역(일부표면은 채널영역도 된다)이 형성되어 있기 때문에, 드레인전극에 고전압의 정전서어지가 입력된 경우에는 서어지전류가 드레인영역으로부터 주위의 백게이트영역의 방향으로 분산되어 흐르기 때문에 드레인영역의 전위의 상승이 적게 되고, 이 전위가 게이트절연막의 절연내량을 넘기 어려우며, 게이트절연막의 파괴, 소자의 정전파괴가 억제된다.
[실시예]
이하, 예시 도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 제1실시예에 관한 개별 반도체장치에 대해 횡형 P채널 MOS트랜지스터의 평면형태를 나타내고, 이 횡형 P채널 MOS트랜지스터의 형성방법의 일예를 제2a도 내지 m도에 나타내며, 제2m도는 제1도중 X-X선에 따른 단면구조를 나타낸다.
제1도 및 제2m도에 있어서, 10은 제1도전형(본 예에서는 N형)의 비교적 낮은 불순물농도를 갖춘 N-형 반도체기판(예컨대 실리콘단결정기판), 11은 이 반도체기판(10)의 표면의 일부에 형성된 제2도전형(본 예에서는 P형)의 드레인영역용의 제1불순물확산층이다. 12는 이 제1불순물확산층(11)의 영역내부에 존재하고, 이 제1불순물확산층(11) 보다도 기판표면에서 접합면까지의 깊이방향의 거리가 얕게 형성되며, 이 제1불순물확산층(11) 보다 높은 불순물농도를 갖춘 P+형의 드레인전극취출용의 제2불순물확산층이다. 13은 상기 제1불순물확산층(11)의 외주의 일부에 접속되고, 상기 제1불순물확산층(11) 및 제2불순물확산층(12)을 에워싸도록 상기 반도체기판(10)의 표면 일부에 형성되며, 상기 반도체기판(10) 보다 높은 불순물 농도를 갖춘 N형 백게이트영역용의 제3불순물확산층이다. 14는 이 제3불순물확산층(13)이 상기 제1불순물확산층(11)에 접하는 영역내부에 존재하고, 이 제3불순물확산층(13) 보다도 기판표면에서 접합면까지의 깊이방향의 거리가 얕게 형성되며, 상기 제1불순물확산층(11) 보다 높은 불순물농도를 갖춘 P+형 소오스영역용의 제4불순물확산층이다. G는 이 제4불순물확산층(14)과 상기 제1불순물확산층(11)과의 사이의 상기 제3불순물확산층(13)의 표면채널영역(CH)상에 게이트절연막(15 : 예컨대 이산화실리콘막 ; SiO2막)을 매개해서 형성된 게이트전극이다. D는 상기 제2불순물확산층(12)에 접촉하여 형성된 드레인전극이다. 여기서, 드레인접촉부를 D'로 나타내고 있다. S·B는 이 드레인접촉부(D')로부터 떨어진 위치에서 이들을 에워싸고, 상기 제3불순물확산층(13) 및 제4불순물확산층(14)에 공통으로 접촉하여 형성된 소오스·백게이트공통전극, 16은 층간절연막(SiO2)이다. 여기서 소오스접촉부를 S', 백게이트 접촉부를 B'로 나타내고 있다.
다음, 상기와 같은 횡형 P채널 MOS트랜지스터의 형성방법의 일예에 대해서 제2a도 내지 m도를 참조하여 간단히 설명한다.
먼저, 제2a도에 나타낸 바와 같이, N-형 실리콘기판(10)에 대해 1000℃의 드라이산화에 의해 표면에 0.1㎛의 절연막(21 ; SiO2)을 형성한다.
다음, 제2b도에 나타낸 바와 같이, 포토에칭법에 의해 표면에 포토레지스터 형태(22)를 형성하고, 이온주입법에 의해 전면에 P형 불순물의 이온(예컨데 보론이온 B+)을 주입한다.
다음, 제2c도에 나타낸 바와 같이 1200℃의 열처리에 의해 보론을 확산시켜 P형 드레인영역용의 불순물확산층(11)을 형성한다.
다음, 제2d도에 나타낸 바와 같이, 1000℃의 증기화산에 의해 표면에 1.0㎛의 절연막(23 ; SiO2)을 성장시킨다.
다음, 제2e도에 나타낸 바와 같이, 포토에칭법에 의해 상기 절연막(23)의 일부를 개구한다.
다음, 제2f도에 나타낸 바와 같이, 1000℃의 드라이산화에 의해 상기 개구부의 표면에 0.1㎛의 게이트절연막(15 ; SiO2)을 형성한다.
다음, 제2g도에 나타낸 바와 같이, CVD(화학기상성장)법에 의해 기판 전면에 폴리실리콘막을 0.5㎛의 두께로 퇴적한 후 포토에칭법에 의해 상기 폴리실리콘막을 패터닝하여 게이트전극(G)을 형성한다.
다음, 제2h도에 나타낸 바와 같이, 포토에칭법에 의해 표면에 포토레지스터형태(24)를 형성하고, 전면에 이온주입법에 의해 N형 불순물의 이온(예컨대, 인이온 P+)을 주입한다.
다음, 제2i도에 나타낸 바와 같이, 1200℃의 열처리에 의해 인을 확산시켜, N형 백게이트영역용의 불순물확산층(13)을 형성한다.
다음, 제2j도에 나타낸 바와 같이 포토에칭법에 의해 표면에 포토레지스터형태(25)를 형성하고, 이온주입법에 의해 전면에 보론이론(B+)을 주입한다.
다음, 제2k도에 나타낸 바와 같이, CVD법에 의해 기판전면에 층간절연막(16 ; SiO2)을 1.0㎛ 두께로 퇴적한 후 1000℃의 열처리에 의해, 상기 층간절연막(16)의 어닐 및 보론의 확산을 수행하여, P+형의 드레인전극취출용의 불순물확산층(12)과, 소오스영역용의 불순물확산층(14)을 형성한다.
다음, 제2l도에 나타낸 바와 같이, 포토에칭법에 의해 상기 층간절연막(16)의 일부를 개구하여 콘택트홀을 형성한다.
다음, 제2m도에 나타낸 바와 같이, 기판전면에 금속배선막(예컨대 Al)을 1.0㎛의 두께로 증착한 후 포토에칭법에 의해 상기 금속배선막을 패터닝함으로써 상기 드레인전극취출용의 불순물확산층(12)에 접촉되는 드레인전극(D)과, 상기 소오스영역용의 불순물확산층(14) 및 주변영역의 일부의 백게이트영역용의 불순물확산층(13)에 공통으로 접촉됨과 더불어 나머지의 백게이트영역용의 불순물확산층(13)에 공통접촉되는 소오스·백게이트공통전극(S·B)을 형성하고, 400℃에서 신터처리를 수행한다.
상기한 바와 같은 제1실시예의 횡형 P채널 MOS트랜지스터에 의하면, 드레인영역(11) 외주의 일부에 접하고, 이로부터 떨어진 위치에서 이것들을 에워싸듯이 백게이트영역(13)이 형성되어 있기 때문에, 드레인전극(D)에 고전압의 정전서어지가 입력된 경우에는, 서어지전류가 드레인영역(11)으로부터 주위의 백게이트영역(13)의 방향으로 분산되어 흐르도록 되어 드레인영역(11)의 전위상승이 적어지며, 이 전위가 게이트절연막(15)의 절연내량을 넘기 어려워 게이트절연막(15)의 파괴, 소자의 정전파괴가 억제된다.
제3도 및 제4도는 각각 본 발명에 따른 소자를 집적회로화한 경우에 대한 횡형 P채널 MOS트랜지스터의 단면구조를 나타내고 있다.
제3도는 P-형 기판(30)상에서 깊은 N+형 확산층(31) 및 N+형 매립층(32)에 의해 에워싸여진 섬형상의 N-형 에피택셜층(33)상에 횡형 P채널 MOS트랜지스터를 형성한 것이다. 즉, P-형 기판(30)상에 N-형 에피택셜층(33)이 형성됨과 더불어 N+형 매립층(32)이 형성되고, 이 N-형 에피택셜층(32)의 일부에는 소자 분리용의 P+형 반도체영역(34)이 형성되며, 더욱이 N-형 에피택셜층(33)의 일부에는 N+형 매립층(32)에 이르는 깊은 N+형 확산층(31)이 형성되어 있다. 그리고, 이 깊은 N+형 확산층(31) 및 N+형 매립층(32)에 의해 에워싸인 N-형 에피택셜층(33)상에 드레인영역용의 P형 확산층(11)이 형성되고, 상기 N-형 에피택셜층(33)의 표면에서 상기 P형 확산층(11)의 외주의 일부에 접함과 더불어 일부가 상기 깊은 N+형 확산층(31)의 내부에 위치하도록 채널영역·백게이트영역용의 N형 확산층(13)이 형성되며, 이 N형 확산층(13)에 연결되어 상기 P형 확산층(11)을 떨어진 위치에서 취하여 에워싸도록 상기 깊은 N+형 확산층(31)의 내부에 위치하는 백게이트영역용의 N형 확산층(13')이 형성되어 있다. 또한, 12는 드레인영역 전극취출용의 P+형 확산층, 14는 소오스영역용의 P+형 확산층, 15는 게이트절연막, G는 게이트전극, D는 드레인전극, S·B는 소오스·백게이트공통전극, 16은 층간절연막, 35는 백게이트영역 전극취출용의 N+형 확산층이다.
제4도는 P-형 기판(40)상에서 N+형 매립층(41)에 의해 에워싸여 깊게 형성된 섬형상의 N-형 매립에피택셜층(42)상에 횡형 P채널 MOS트랜지스터를 형성한 것이다. 즉, P-형 기판(40)상에 깊게 형성된 凸상의 N+형 매립층(41)의 내부에 N-형 매립에피택셜층(42)이 형성되고, 이 N-형 에피택셜층(42)상에 드레인영역용의 P형 확산층(11)이 형성되며, 상기 N-형 에피택셜층(42)의 표면에서 상기 P형 확산층(11) 외주의 일부에 접함과 더불어 일부가 상기 N+형 매립층(41)의 내부에 위치하도록 채널영역·백게이트영역용의 N형 확산층(13)이 형성되며, 이 N형 확산층(13)에 연결되어 상기 P형 확산층(11)을 떨어진 위치에서 취하여 에워싸도록 상기 N-형 에피택셜층(42)의 표면의 일부 및 N+형 매립층(41)의 표면에 백게이트영역용의 N형 확산층(13')이 형성되어 있다. 또한, 12는 드레인영역 전극취출용의 P+형 확산층, 14는 소오스영역용의 P+형 확산층, 15는 게이트절연막, G는 게이트전극, D는 드레인전극, S·B는 소오스·백게이트공통전극, 16은 층간절연막, 35는 백게이트영역 전극취출용의 N+형 확산층이다.
또한, 제3도 및 제4도에 나타낸 집적회로에 있어서는 P-형 기판(30,40)상에 상기 횡형 P채널 MOS트랜지스터와는 분리되어 별개의 소자가 형성되어 있다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 횡형 MOSFET의 정전서어지내량을 향상시킬 수 있다. 더욱이, 종래예의 횡형 MOSFET는 용량부하가 없는 경우의 정전서어지내량이 ~수백V 정도밖에 되지 않았지만, 본 발명의 횡형 MOSFET은 천V 이상의 정전서어지내량을 실현시킬 수 있다.

Claims (4)

  1. 표면을 갖춘 제1도전형의 반도체기판(10)과, 반도체기판(10)의 제1부분에 형성된 제2도전형의 제1불순물확산층(11), 이 제1불순물확산층(11)의 영역내부에 존재하고, 기판의 표면으로부터 제1불순물확산층과 제2불순물확산층의 접합면까지의 제1깊이를 갖추면서 제1깊이가 제1불순물확산층(11) 보다 더 작으며, 제1불순물확산층(11) 보다 더 높은 불순물농도를 갖춘 제2불순물확산층(12), 반도체기판(10) 보다 더 높은 불순물농도를 갖추고, 반도체기판(10) 표면의 제2부분과 제1 및 제2불순물확산층(11, 12)의 양쪽 주위에 형성되며, 제1불순물확산층(11)의 주변부의 일부와 접촉되는 제1도전형의 제3불순물확산층(13), 제1불순물확산층(11)과 접하는 제3불순물확산층(13)의 영역과 인접하는 제3불순물확산층(13)에 존재하고, 기판의 표면으로부터 제3불순물확산층(13)과 제4불순물확산층의 접합면까지의 제2깊이를 갖추면서 제2깊이가 제3불순물확산층(13) 보다 더 작으며, 제1불순물확산층(11) 보다 더 높은 불순물 농도를 갖춘 제2도전형의 제4불순물확산층(14), 제4불순물확산층(14)과 제1불순물확산층(11) 사이에 기재된 제3불순물확산층(13)의 표면상에 형성된 게이트절연막(15), 게이트절연막(15)을 통해 제3불순물확산층(13)의 표면상에 형성된 게이트전극(G), 제2불순물확산층(12)에 접촉해서 형성된 드레인전극(D) 및, 제3불순물확산층(13) 및 제4불순물확산층(14) 양쪽에 접촉해서 형성된 소오스·백게이트공통전극(S·B)을 구비하여 구성된 것을 특징으로 하는 횡형 MOSFET.
  2. 제1항에 있어서, 상기 반도체기판(10)이 실리콘단결정 기판이고, 상기 게이트절연막(15)이 실리콘산화막인 것을 특징으로 하는 횡형 MOSFET.
  3. 고불순물농도를 갖춘 제1도전형의 매립층(32)과, 매립층이 반도체기판의 영역에 매립된 제2도전형의 반도체기판(30), 반도체기판과 매립층상에 형성된 제1도전형의 에피택셜층(33), 에피택셜층(33)의 주위를 따라 형성됨과 더불어 매립층(32)에 도달하고, 매립층의 불순물농도와 실질적으로 동일한 불순물농도를 갖추면서 상기 에피택셜층(33)의 불순물농도 보다 더 높은 불순물농도를 갖춘 제1도전형의 제1불순물확산층(31), 상기 에피택셜층(33)의 표면의 일부에 형성된 제2도전형의 제2불순물확산층(11), 상기 제2불순물확산층(11)의 불순물농도 보다 더 높은 불순물농도를 갖추고, 제2불순물확산층(11)내에 존재하면서 상기 에피택셜층(33)의 표면으로부터 제1불순물확산층(31)과 제3불순물확산층의 접합면까지의 제1깊이를 갖추며, 제1깊이가 제2불순물확산층(11) 보다 더 작은 제2도전형의 제3불순물확산층(12), 에피택셜층(33)의 불순물농도 보다 더 높은 불순물농도를 갖추고, 에피택셜층(33)의 표면의 다른 부분에 형성됨과 더불어 제1불순물확산층(31)과 제3불순물확산층(12)을 에워싸며, 에피택셜층(33)과 제1불순물확산층(31)을 지나 연장되면서 제2불순물확산층(11)의 주위의 일부와 접촉하는 제1도전형의 제4불순물확산층(13'), 제2불순물확산층(11)의 불순물농도 보다 더 높은 불순물농도를 갖추고, 제2불순물확산층(11)과 접촉하는 제4불순물확산층(13')의 영역과 인접하는 제4불순물확산층(13')내에 존재하면서 에피택셜층(33)의 표면으로부터 제4불순물확산층(13')과 제5불순물확산층의 접합면까지의 제2깊이를 갖추고, 제2깊이가 제4불순물확산층(13') 보다 더 작은 제2도전형의 제5불순물확산층(14), 제5불순물확산층(14)과 제2불순물확산층(11) 사이에 개재하는 제4불순물확산층(13')의 표면상에 형성된 게이트절연막(15), 게이트절연막(15)을 통해 제4불순물확산층(13')의 표면상에 형성된 게이트전극(G), 제3불순물확산층(12)과 접촉하여 형성된 드레인 전극(D). 제4불순물확산층(13')과 제5불순물확산층(14) 양쪽과 접촉하여 형성된 소오스·백게이트공통전극(S·B) 및, 반도체기판의 다른 영역에 형성된 바이폴라장치를 구비하여 구성된 것을 특징으로 하는 고브레이크다운전압 Bi-CMOS 트랜지스터장치.
  4. 고불순물농도를 갖춘 제1도전형의 매립층(41)과, 매립층이 반도체기판내의 깊은 웰로서 형성되는 제2도전형의 반도체기판(40), 상기 매립층(41)내에 형성된 제1도전형의 에피택셜층(42), 에피택셜층(42)의 표면의 일부에 형성된 제2도전형의 제1불순물확산층(11), 제1불순물확산층(11)의 불순물농도 보다 더 높은 불순물농도를 갖추고, 제1불순물확산층(11)내에 존재하면서 상기 에피택셜층의 표면으로부터 제1불순물확산층(11)과 제2불순물확산층(11)의 접합면까지의 제1깊이를 갖추고, 제1깊이가 제1불순물확산층(11)보다 더 작은 제2도전형의 제2불순물확산층(12), 에피택셜층(42)의 불순물농도 보다 더 높은 불순물 농도를 갖추고, 상기 에피택셜층(42)의 표면에 형성되면서 제1불순물확산층(11)과 제2불순물확산층(12)의 양쪽을 에워싸며, 에피택셜층(42)과 매립층(41)을 지나 연장됨과 더불어 제1불순물확산층(11)의 주변의 일부와 접촉하는 제1도전형의 제3불순물확산층(13), 제1불순물확산층(11)의 불순물농도 보다 더 높은 불순물농도를 갖추고, 제1불순물확산층(11)과 접하는 제3불순물확산층(13)의 영역과 인접하는 제3불순물확산층(13)에 위치하면서 상기 에피택셜층의 표면으로부터 제3불순물확산층(13)과 제4불순물확산층의 접합면까지의 제2깊이를 갖추고, 제2깊이가 제3불순물확산층(13) 보다 더 작은 제2도전형의 제4불순물확산층(14), 제4불순물확산층(14)과 제1불순물확산층(11) 사이에 개재되는 제3불순물확산층(13)의 표면상의 게이트절연막(15), 게이트절연막(15)을 통해 제3불순물확산층(13)의 표면상에 형성된 게이트전극(G), 제2불순물확산층(12)과 접촉하여 형성된 드레인전극(D), 제3불순물확산층(13)과 제4불순물확산층(14) 양쪽과 접촉하여 형성된 소오스·백게이트공통전극(S·B) 및, 반도체기판의 다른 영역에 형성된 바이폴라장치를 구비하여 구성된 것을 특징으로 하는 고브레이크다운전압 Bi-CMOS 트랜지스터장치.
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