JP5180468B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、ゲート電極の配置により、効率的にチャネル領域を形成する半導体装置及びその製造方法に関する。
従来の半導体装置の一実施例として、下記のＮチャネル型ＭＯＳトランジスタが知られている。Ｐ型の半導体基板にはＰ型のウェル領域が形成されている。Ｐ型のウェル領域にはソース領域としてのＮ型の拡散層及びドレイン領域としてのＮ型の拡散層が形成されている。ドレイン領域としてのＮ型の拡散層上にはＬＯＣＯＳ酸化膜が形成され、ゲート電極はＬＯＣＯＳ酸化膜上に一端が配置されるようにＰ型のウェル領域上に形成されている。そして、ソース領域としてのＮ型の拡散層は、ドレイン領域としてのＮ型の拡散の両側に配置されている。ゲート電極は、ソース領域としてのＮ型の拡散層とドレイン領域としてのＮ型の拡散層とが対向する領域上を含め、コの字形状で配置されている（例えば、特許文献１参照。）。
特開２００３−１９７９０３号公報（第５−６頁、第１−２図）
従来の半導体装置では、上述したように、ゲート電極は、ソース領域としてのＮ型の拡散層とドレイン領域としてのＮ型の拡散層とが対向する領域のＰ型のウェル領域上に配置されている。更に、ゲート電極は、コの字形状に形成されており、ソース領域としてのＮ型の拡散層とドレイン領域としてのＮ型の拡散層とが対向しない領域のＰ型のウェル領域上にも配置されている。この構造により、ゲート電極にゲート電位が印加されると、ゲート電極下方に位置するＰ型のウェル領域表面が反転する。そのため、ソース領域としてのＮ型の拡散層とドレイン領域としてのＮ型の拡散層とが対向しない領域においても寄生電流が流れ、オン抵抗値が変動するという問題がある。
また、従来の半導体装置では、ゲート電極の引き回し領域が、Ｐ型のウェル領域上に配置されている。この構造により、ゲート電極にゲート電位が印加されると、Ｐ型のウェル領域に発生した寄生電流がリークすることがあるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層に形成されるバックゲート領域としての拡散層と、前記バックゲート領域としての拡散層と重畳して形成されるソース領域としての拡散層と、前記半導体層に形成されるドレイン領域としての拡散層と、前記半導体層上に形成されるゲート酸化膜及びゲート電極とを有し、前記ゲート電極の一領域は、前記ソース領域としての拡散層と前記ドレイン領域としての拡散層とが対向する領域の前記バックゲート領域としての拡散層上に配置され、且つ、前記ゲート電極の他の領域は、前記ドレイン領域としての拡散層及びドレイン領域としての前記半導体層上に配置され、前記対向領域に配置された前記ドレイン領域としての拡散層の拡散幅は、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅よりも広く、且つ、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅は、前記ゲート電極の一領域の幅よりも広くなることを特徴とする。従って、本発明では、チャネル領域を形成する領域以外のゲート電極が、ドレイン領域上に配置されている。この構造により、バックゲート領域での不要な反転層の形成が抑止され、寄生電流の発生を防止できる。また、ドレイン領域としての拡散層が幅広く形成されている。この構造により、ゲート電極の引き回し領域下方において、バックゲート領域としての拡散層が反転することが防止できる。
また、本発明の半導体装置では、前記ドレイン領域としての拡散層の不純物濃度は、前記バックゲート領域としての拡散層の不純物濃度よりも高濃度であることを特徴とする。従って、本発明では、バックゲート領域としての拡散層とドレイン領域としての拡散層との重畳領域は、ドレイン領域としての拡散層となる。この構造により、バックゲート領域としての拡散層とゲート電極とが、位置精度良く配置される。
また、本発明の半導体装置の製造方法では、半導体層にドレイン領域としての拡散層を形成し、前記ドレイン領域としての拡散層と一部重畳するように前記半導体層にバックゲート領域としての拡散層を形成する工程と、前記半導体層上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成し、前記バックゲート領域としての拡散層と重畳するようにソース領域としての拡散層を形成する工程とを有し、前記ドレイン領域としての拡散層の不純物濃度は、前記バックゲート領域としての拡散層の不純物濃度よりも高濃度となり、前記ゲート電極の一領域は、前記ソース領域としての拡散層と前記ドレイン領域としての拡散層が対向する領域の前記バックゲート領域としての拡散層上に配置され、且つ、前記ゲート電極の他の領域は、前記ドレイン領域としての拡散層及び前記ドレイン領域としての前記半導体層上に配置され、前記対向領域に配置された前記ドレイン領域としての拡散層の拡散幅は、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅よりも広く、且つ、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅は、前記ゲート電極の一領域の幅よりも広くなることを特徴とする。従って、本発明では、バックゲート領域としての拡散層の形成領域をドレイン領域としての拡散層により調整することができる。この製造方法により、バックゲート領域としての拡散層とゲート電極とを位置精度良く配置でき、バックゲート領域での不要な反転層の形成を防止できる。
また、本発明の半導体装置の製造方法では、前記ゲート電極を用いたセルファラインにより前記ソース領域としての拡散層を形成することを特徴とする。従って、本発明では、ゲート電極に対してソース領域としての拡散層を位置精度良く配置することができる。この製造方法により、チャネル領域をゲート電極の形成領域により決定することができる。
本発明では、ゲート電極は、チャネル領域上またはドレイン領域上に配置されている。この構造により、チャネル領域以外のバックゲート領域表面が反転することを防止し、寄生電流の発生を防止できる。
また、本発明では、ソース領域としての拡散層とゲート領域としての拡散層とが対向する領域において、ドレイン領域としての拡散層の拡散幅は、バックゲート領域としての拡散層の拡散幅よりも広く形成されている。この構造により、ゲート電極の引き回し領域下方において、バックゲート領域としての拡散層が反転することが防止できる。
また、本発明では、ドレイン領域としての拡散層の不純物濃度は、バックゲート領域としての拡散層の不純物濃度よりも高濃度である。この構造により、所望の領域にバックゲート領域としての拡散層が配置されている。
また、本発明では、ドレイン領域としての拡散層が、バックゲート領域としての拡散層より高不純物濃度となるように形成する。この製造方法により、ドレイン領域としての拡散層とバックゲート領域としての拡散層とが重畳する領域は、ドレイン領域としての拡散層となる。
以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１（Ｂ）は、本実施の形態の半導体装置を説明するための平面図である。尚、図１（Ａ）に示す断面図は、図１（Ｂ）におけるＡ−Ａ線方向の断面図である。
図１（Ａ）に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、バックゲート領域として用いられるＰ型の拡散層５と、ソース領域として用いられるＮ型の拡散層６と、ドレイン領域として用いられるＮ型の拡散層７、８と、ゲート電極９とから構成されている。
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層４は、Ｎチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
Ｐ型の拡散層５が、エピタキシャル層３に形成されている。Ｐ型の拡散層５はバックゲート領域として用いられる。そして、ゲート電極９の下方に位置するＰ型の拡散層５が、チャネル領域として用いられる。
Ｎ型の拡散層６が、Ｐ型の拡散層５に重畳して形成されている。Ｎ型の拡散層６は、ソース領域として用いられる。Ｎ型の拡散層６とＰ型の拡散層５とはソース電極１８に接続し、同電位となる。
Ｎ型の拡散層７が、エピタキシャル層３に形成されている。Ｎ型の拡散層８が、Ｎ型の拡散層７に重畳して形成されている。そして、Ｎ型の拡散層７はドレイン領域として用いられ、Ｎ型の拡散層８はドレイン引き出し領域として用いられる。
ゲート電極９が、ゲート酸化膜１０上面に形成されている。ゲート電極９は、例えば、ポリシリコン膜により所望の膜厚となるように形成されている。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１１、１２が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１１、１２の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。
絶縁層１３が、エピタキシャル層３上面に形成されている。絶縁層１３は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１３にコンタクトホール１４、１５が形成されている。
コンタクトホール１４、１５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ドレイン電極１６及びソース電極１７が形成されている。尚、図１（Ａ）に示した断面では、ゲート電極９への配線層は図示していないが、その他の領域で配線層と接続している。
図１（Ｂ）に示す如く、実線２１で囲まれる領域がＮ型の拡散層７を示し、実線２２で囲まれる領域がＮ型の拡散層８を示し、点線２３で囲まれる領域がＰ型の拡散層５を示し、一点鎖線２４で囲まれる領域がＮ型の拡散層６を示し、二点鎖線２５、２６で囲まれる領域が分離領域を構成するＰ型の拡散層１８、１９を示し、太い実線２７で囲まれる領域がゲート電極９を示している。尚、二点鎖線２６で囲まれる領域はエピタキシャル層３を示し、本実施の形態では、ドレイン領域として用いられる。
図示したように、ソース領域としてのＮ型の拡散層６は、バックゲート領域としてのＰ型の拡散層５と重畳して形成されている。また、実線２１と点線２３に囲まれ、ハッチングされた領域が示すように、ドレイン領域としてのＮ型の拡散層７は、Ｐ型の拡散層５と一部が重畳するように形成されている。図１（Ａ）に示すように、Ｎ型の拡散層７とＰ型の拡散層５とが重畳する領域は、Ｎ型の拡散層７の不純物濃度の方が高濃度であり、Ｎ型の拡散層７としての領域となる。
図示したＹ軸方向において、Ｎ型の拡散層６とＮ型の拡散層７とは、Ｎ型の拡散層６の拡散幅Ｗ１に渡り対向している。ゲート電極９は、この対向領域上を覆うように、幅Ｗ２を有するように、Ｐ型の拡散層５上に配置されている。そして、ゲート電極９は、例えば、Ｘ軸方向に一定の幅Ｗ２を有するように、Ｎ型の拡散層７上に配置されている。一方、対向領域において、Ｐ型の拡散層５は拡散幅Ｗ３を有し、Ｎ型の拡散層７は拡散幅Ｗ４を有している。
つまり、Ｎチャネル型ＭＯＳトランジスタ１のチャネル領域は、Ｐ型の拡散層５上に配置されたゲート電極９の幅Ｗ２により決定されている。この構造により、Ｐ型の拡散層５では、矢印で示した領域において反転層が形成されるため、余計な寄生電流が発生することを防止できる。そして、チャネル領域での電流経路が、実質、Ｎ型の拡散層６とＮ型の拡散層７との対向領域に配置されているため、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値が、寄生電流により変動することを防止できる。更に、Ｎチャネル型ＭＯＳトランジスタ１の形成領域において、チャネル領域上以外のゲート電極９は、ドレイン領域としてのＮ型の拡散層７及びＮ型のエピタキシャル層３上に配置され、分離領域の外側へと配線されている。この構造により、ゲート電極９の引き回し領域により、Ｐ型の拡散層５表面が反転することはなく、寄生電流の発生を抑止し、該寄生電流がリーク電流となることを防止することができる。
尚、本実施の形態では、Ｎ型の拡散層６の拡散幅Ｗ１が、ゲート電極９の幅Ｗ２より狭い場合について説明したがこの場合に限定するものではない。例えば、Ｎ型の拡散層６の拡散幅Ｗ１とゲート電極９の幅Ｗ２とが、実質、同一幅となる場合でもよい。また、Ｎ型の拡散層６の拡散幅Ｗ１が、ゲート電極９の幅Ｗ２よりも広く形成される場合でもよい。これら構造においても、Ｐ型の拡散層５に形成されるチャネル領域は、ゲート電極９の幅Ｗ２により決定され、上述したように、寄生電流によりＮチャネル型ＭＯＳトランジスタ１のオン抵抗値が変動することを防止できる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置の製造方法について、図２〜図７を参照し、詳細に説明する。図２〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図２〜図７では、図１に示す半導体装置の製造方法について説明する。
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３１を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜３１を選択的に除去する。そして、シリコン酸化膜３１をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜３１及び液体ソース３２を除去する。
次に、図３に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層３３、３４を形成する。そして、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層３３、３４が熱拡散される。
次に、図４に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層３５、３６を形成する。エピタキシャル層３上にシリコン酸化膜３７を、例えば、１００〜４５０Å程度堆積する。次に、シリコン酸化膜３７上にフォトレジスト３８を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７が形成される領域上のフォトレジスト３８に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト３８を除去し、熱拡散し、Ｎ型の拡散層７を形成する。
次に、図５に示す如く、シリコン酸化膜３７を除去し、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１１、１２を形成する。エピタキシャル層３上にシリコン酸化膜３９を、例えば、１００〜４５０Å程度堆積する。シリコン酸化膜３９上にフォトレジスト４０を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５が形成される領域上のフォトレジスト４０に開口部を形成する。その後、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４０を除去し、Ｐ型の拡散層５を形成する。このとき、Ｐ型の拡散層５は、Ｐ型の拡散層５の不純物濃度がＮ型の拡散層７の不純物濃度よりも低濃度となるように、形成される。この製造方法により、Ｐ型の拡散層５は、熱拡散により、Ｎ型の拡散層７と一部が重畳するが、その重畳領域はＮ型の拡散層７となる。その結果、Ｐ型の拡散層５を所望の領域に配置することができ、ゲート電極９の引き回し領域を確実に確保することができる。
次に、図６に示す如く、シリコン酸化膜３９を除去し、エピタキシャル層３上にゲート酸化膜１０として用いるシリコン酸化膜を、例えば、１００〜２００（Å）程度形成する。そして、シリコン酸化膜上にポリシリコン膜を、例えば、１０００〜４０００（Å）程度形成する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜を選択的に除去し、ゲート電極９を形成する。次に、ゲート酸化膜１０として用いられるシリコン酸化膜上にフォトレジスト４１を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層６、８が形成される領域上のフォトレジスト４１に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４１を除去し、熱拡散し、Ｎ型の拡散層６、８を形成する。このとき、ゲート電極９の一端側を利用しセルファラインによりＮ型の拡散層６を形成することで、Ｎ型の拡散層６は、ゲート電極９に対して位置精度よく形成される。
次に、図７に示す如く、エピタキシャル層３上に絶縁層１３として、例えば、ＢＰＳＧ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１３にコンタクトホール１４、１５を形成する。コンタクトホール１４、１５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ドレイン電極１６及びソース電極１７を形成する。
尚、本実施の形態では、Ｎ型の拡散層６がゲート電極９の一端側を利用しセルファラインにより形成される場合について説明したが、この場合に限定するものではない。例えば、Ｎ型の拡散層６がフォトレジストをマスクとして用いて形成される場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
６ Ｎ型の拡散層
７ Ｎ型の拡散層
９ ゲート電極
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
６ Ｎ型の拡散層
７ Ｎ型の拡散層
９ ゲート電極
Claims (5)
- 半導体層と、
前記半導体層に形成されるバックゲート領域としての拡散層と、
前記バックゲート領域としての拡散層と重畳して形成されるソース領域としての拡散層と、
前記半導体層に形成されるドレイン領域としての拡散層と、
前記半導体層上に形成されるゲート酸化膜及びゲート電極とを有し、
前記ゲート電極の一領域は、前記ソース領域としての拡散層と前記ドレイン領域としての拡散層とが対向する領域の前記バックゲート領域としての拡散層上に配置され、且つ、前記ゲート電極の他の領域は、前記ドレイン領域としての拡散層及びドレイン領域としての前記半導体層上に配置され、
前記対向領域に配置された前記ドレイン領域としての拡散層の拡散幅は、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅よりも広く、且つ、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅は、前記ゲート電極の一領域の幅よりも広くなることを特徴とする半導体装置。 - 前記ドレイン領域としての前記半導体層を囲むように配置された分離領域とを有し、
前記ゲート電極は、前記ドレイン領域としての前記半導体層から前記分離領域上を通過して延在することを特徴とする請求項１に記載の半導体装置。 - 前記ドレイン領域としての拡散層の不純物濃度は、前記バックゲート領域としての拡散層の不純物濃度よりも高濃度であることを特徴とする請求項１に記載の半導体装置。
- 半導体層にドレイン領域としての拡散層を形成し、前記ドレイン領域としての拡散層と一部重畳するように前記半導体層にバックゲート領域としての拡散層を形成する工程と、
前記半導体層上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成し、前記バックゲート領域としての拡散層と重畳するようにソース領域としての拡散層を形成する工程とを有し、
前記ドレイン領域としての拡散層の不純物濃度は、前記バックゲート領域としての拡散層の不純物濃度よりも高濃度となり、
前記ゲート電極の一領域は、前記ソース領域としての拡散層と前記ドレイン領域としての拡散層が対向する領域の前記バックゲート領域としての拡散層上に配置され、且つ、前記ゲート電極の他の領域は、前記ドレイン領域としての拡散層及び前記ドレイン領域としての前記半導体層上に配置され、
前記対向領域に配置された前記ドレイン領域としての拡散層の拡散幅は、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅よりも広く、且つ、前記対向領域に配置された前記バックゲート領域としての拡散層の拡散幅は、前記ゲート電極の一領域の幅よりも広くなることを特徴とする半導体装置の製造方法。 - 前記ゲート電極を用いたセルファラインにより前記ソース領域としての拡散層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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