JP4694846B2

JP4694846B2 - 半導体装置の製造方法

Info

Publication number: JP4694846B2
Application number: JP2005005050A
Authority: JP
Inventors: 伸治九里; 瑞枝北田; 大島　　宏介
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-01-12
Filing date: 2005-01-12
Publication date: 2011-06-08
Anticipated expiration: 2025-01-12
Also published as: JP2006196583A

Description

本発明は、ドリフト層においてトレンチを形成し、そのトレンチを埋め戻すことによって、Ｐ型の半導体領域とＮ型の半導体領域とが交互に並んだスーパージャンクション構造等の構造を形成する半導体装置の製造方法に関する。

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される半導体装置において、素子耐圧の向上とオン抵抗の低下との間にはトレードオフの関係がある。高い素子耐圧と低オン抵抗とを実現した構造として、以下に説明するスーパージャンクション（超接合）構造がある。図１８は、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの断面構造を示している。

高濃度のＮ型不純物を含むドレイン層２０１は基板を構成している。ドレイン層２０１の一方の主面上には、Ｎ型不純物を含むドリフト層２０２が形成されている。ドリフト層２０２の表面領域には、Ｐ型不純物の拡散によって、ベース拡散層２０３が形成されており、ベース拡散層２０３の表面領域には、高濃度のＮ型不純物の拡散によって、ソース領域２０４が形成されている。また、ドリフト層２０２の表面領域には、断面形状がほぼ矩形である複数のトレンチ２０５が形成されている。このトレンチ２０５の内面にはゲート絶縁膜２０６およびゲート電極２０７が形成されている。

また、ドリフト層２０２には、Ｐ型不純物を含むシリコン等によってトレンチ構造を埋め戻すことにより、複数のＰ型埋込層２０８が形成されている。Ｐ型埋込層２０８の上部には、高濃度のＰ型不純物の拡散によって、Ｐ型オーミック領域２０９が形成されている。ゲート電極２０７上には、ＰＳＧ（Phospho Silicate Glass）等の絶縁物を含む層間絶縁膜２１０が形成されている。

ドリフト層２０２の表面に露出した各領域および層間絶縁膜２１０上にはソース電極２１１が形成されている。ソース領域２０４およびＰ型オーミック領域２０９はソース電極２１１と電気的に接続される。また、ドリフト層２０２が形成された主面と対向するドレイン層２０１の反対側の主面上にはドレイン電極２１２が形成されている。図１８に示されるパワーＭＯＳＦＥＴにおいては、ドリフト層２０２とＰ型埋込領域２０８とが、ドリフト層２０２の表面に沿って交互に繰り返されるスーパージャンクション構造が形成されている。

ソース電極２１１を接地し、ドレイン電極２１２に正電圧を印加し、ゲート電極２０７に所定値以上の正電圧を印加すると、ベース拡散層２０３において、ゲート絶縁膜２０６との境界近傍に反転層が形成される。この反転層を通って、ドレイン電極２１２からソース電極２１１へ向かって電流が流れる。その状態から、所定値よりも低い電圧をゲート電極２０７に印加すると、反転層は消滅し、電流は流れなくなる。

このとき、Ｐ型埋込層２０８とドリフト層２０２との間のＰＮ接合が逆バイアスとなり、両者の接合から両者の内部へ向かって空乏層が伸びる。所定の条件を満たすことにより、Ｐ型埋込層２０８およびドリフト層２０２を完全に空乏化させ、高耐圧を実現することができる。これにより、ドリフト層２０２の不純物濃度を上げても、それに応じて、所定の条件を満たすようにＰ型埋込層２０８間のドリフト層２０２の幅を減少させれば、耐圧を低下させることなく、低オン抵抗を実現することができる。なお、特許文献１および特許文献２には、上記に準じたスーパージャンクション構造を有する半導体装置が記載されている。
特開２００４−６４０５１号公報特開２００３−１１５５８９号公報

スーパージャンクション構造を有する従来の半導体装置においては、ソース領域２０４およびＰ型埋込領域２０８を、写真工程によって選択的に形成していた。そのため、写真工程の際に生じる写真合わせ誤差等を考慮して、ソース領域２０４およびＰ型埋込領域２０８を形成するための広い幅のコンタクト領域が必要であった。このため、半導体装置を小型化することが困難であるという問題点があった。

本発明は、上述した問題点に鑑みてなされたものであって、半導体装置を小型化することができる半導体装置の製造方法を提供することを目的とする。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型の不純物を含む第１の半導体層に、第２導電型の不純物を含む第２の半導体層を選択的に形成する半導体装置の製造方法において、前記第１の半導体層上に第１の酸化膜を形成し、該第１の酸化膜を選択的にエッチングする第１の工程と、前記第１の酸化膜をマスクとして、前記第１の半導体層の表面を選択的にエッチングすることにより、複数の第１のトレンチを形成する第２の工程と、第２導電型の不純物を含む半導体によって、前記複数の第１のトレンチを埋め戻すことにより、前記第２の半導体層を形成する第３の工程と、前記第２の半導体層をエッチングする第４の工程と、前記第１の酸化膜をマスクとして、第２導電型の不純物を前記複数の第１のトレンチを埋め戻した前記第２の半導体層に注入および拡散することにより、前記第２の半導体層よりも不純物濃度の高いオーミック領域を前記第２の半導体層それぞれの表面に形成する第５の工程と、を有することを特徴とする半導体装置の製造方法である。

請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記第１の工程の前に、前記第１の半導体層の表面に、第２導電型の不純物を含む第１の拡散領域を形成する第６の工程を有し、前記第５の工程の後に、前記第２の半導体層の表面と、前記第１の拡散領域および前記第１の酸化膜の境界面との間に段差が設けられている状態で、前記第２の半導体層の表面に第２の酸化膜を堆積することにより、前記段差を埋め戻す第７の工程と、前記第1の酸化膜、前記第２の酸化膜および前記第１の半導体層を選択的にエッチングすることにより、第２のトレンチを形成する第８の工程と、前記第２のトレンチの内面にゲート絶縁膜およびゲート電極を形成する第９の工程と、前記第２の半導体層上の前記第２の酸化膜が残るように、前記第１の酸化膜および前記第２の酸化膜をエッチングして、前記第１の拡散領域を露出する第１０の工程と、前記第２の酸化膜をマスクとして、第１導電型の不純物を前記第１の拡散領域に注入および拡散することにより、ソース領域である第２の拡散領域を形成する第１１の工程と、を有することを特徴とする。

本発明によれば、半導体装置を小型化することができるという効果が得られる。

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１〜図１７は、本発明の一実施形態による半導体装置の製造方法を示す断面図である。本実施形態においては、ＭＯＳＦＥＴを例とする。図１〜図７はＭＯＳＦＥＴの主要なトランジスタ領域の製造方法を示しており、図示された領域は、トランジスタ領域の構成単位である１セル分の領域である。したがって、トランジスタ領域には、図示された構造と同一の構造が複数形成されている。一方、図８〜図１７は、耐圧向上を目的としてトランジスタ領域の周囲に形成される周辺領域の製造方法を示している。以下、図１〜図１７を用いて、半導体装置の製造方法について説明する。

まず、Ｎ型不純物を含むシリコン等の半導体材料からなり、対向する２つの主面（主面３００および３０１）を有する基板１０１の一方の主面３００を高温の酸素雰囲気中で酸化し、酸化膜１０２を形成する（図１（ａ），図８（ａ））。酸化膜１０２は、ＣＶＤ（Chemical Vapor Deposition）等によって半導体材料の酸化物を基板１０１上に堆積させることにより、形成してもよい。この酸化膜１０２上にレジスト１３１を塗布し、写真工程（露光および現像）を経て、レジスト１３１をパターニングする。レジスト１３１をマスクとし、反応性ガスによるドライエッチング、またはフッ酸を含む薬液によるウェットエッチングによって、酸化膜１０２をエッチングする（図１（ｂ），図８（ｂ））。

続いて、レジスト１３１を除去した後、露出した基板１０１の表面を高温の酸素雰囲気中で酸化し、薄い酸化膜１０３を形成する。酸化膜１０２をマスクとして、酸化膜１０３によって被覆された基板１０１の表面にＢ（ボロン）イオン等のＰ型不純物イオンを注入し、注入層１０４を形成する（図１（ｃ），図８（ｃ））。注入層１０４を形成した後、高温でアニールを行うと、注入層１０４内のＰ型不純物が基板１０１内に拡散し、ベース拡散層１０５が形成される。アニールの際には、酸化膜１０３が成長し、その膜厚が増加する（図１（ｄ），図９（ａ））。

続いて、酸化膜１０２および１０３上にレジスト１０６を塗布し、写真工程を経て、レジスト１０６をパターニングする。このレジスト１０６をマスクとして、ドライエッチング等によって、酸化膜１０２および１０３をエッチングする（図２（ａ），図９（ｂ））。レジスト１０６を除去した後、酸化膜１０２および１０３をマスクとして、ドライエッチングによってベース拡散層１０５および基板１０１をエッチングし、断面形状がほぼ矩形であるトレンチ１０７および１３２を形成する（図２（ｂ），図９（ｃ））。

トレンチ１０７および１３２を形成した際には、エッチング時に生じるダメージ層を除去することがより望ましい。例えば、まず、ＣＤＥ（ケミカルドライエッチング）により、トレンチ１０７および１３２の内壁をエッチングする。この工程により、角張ったトレンチ１０７および１３２の底部に丸みをもたせ、半導体装置の動作時の電界集中を緩和させると共に、内壁を滑らかにさせて、トレンチ形成時に生じた損傷層の一部を除去する。続いて、高温の酸素と半導体材料とを反応させて半導体材料の酸化物を生成するドライＯ_２法（ドライ酸化）により、トレンチ１０７および１３２の側面および底面に犠牲酸化膜を形成する。フッ酸を含む薬液によってこの犠牲酸化膜をエッチングして除去し、トレンチ１０７および１３２の側面および底面を露出させると、ドライエッチング時にトレンチ１０７および１３２の内壁に発生した損傷層が除去される。

トレンチ１０７および１３２を形成した後、エピタキシャル成長法によって、Ｐ型不純物を含むシリコン等の半導体材料をトレンチ１０７および１３２の側面および底面に成長させ、Ｐ型埋込層１０８および１３３を形成する（図２（ｃ），図１０（ａ））。このとき、酸化膜１０２および１０３は残されたままの状態であり、トレンチ１０７および１３２以外の部分にはエピタキシャル成長しないようになっている。

続いて、酸化膜１０２および１０３をマスクとしたドライエッチング等によって、Ｐ型埋込層１０８および１３３をエッチングする（図３（ａ），図１０（ｂ））。このとき、エッチング後のＰ型埋込層１０８および１３３の表面の位置が、酸化膜１０３およびベース拡散層１０５の境界面の位置（あるいは、図１（ａ）における酸化膜１０３および基板１０１の境界面の位置）とベース拡散層１０５および基板１０１の境界面の位置との間（図３（ａ）のＸ）にあることが望ましい。

続いて、高温の酸素雰囲気中での酸化等によって、図示せぬ薄い酸化膜をＰ型埋込層１０８および１３３の表面に形成する。酸化膜１０２および１０３をマスクとして、Ｐ型埋込層１０８および１３３の表面にＢイオン等のＰ型不純物イオンを注入し、高温でアニールを行うと、Ｐ型不純物がＰ型埋込層１０８および１３３内に拡散し、Ｐ型オーミック領域１０９および１３４が形成される。このとき、Ｐ型不純物の一部がベース拡散層１０５内にも拡散するので、Ｐ型オーミック領域１０９および１３４は、ベース拡散層１０５にも形成される（図３（ｂ），図１０（ｃ））。このように、Ｐ型埋込層１０８および１３３によって埋め戻されるトレンチ１０７および１３２を形成するためのエッチング時のマスクとなる酸化膜１０２および１０３を再度マスクとして用いて、Ｐ型埋込層１０８および１３３にＰ型不純物を注入することにより、Ｐ型オーミック領域１０９および１３４を自己整合的に形成することができる。

続いて、ＣＶＤ等によって、不純物を含まない酸化膜１１０を形成する。このとき、酸化膜１０２および１０３の開口部を埋めると共に、段差がなくなる程度の厚さとなるように酸化膜１１０を形成する（図３（ｃ），図１１（ａ））。この酸化膜１１０上にレジスト１２３を塗布し、写真工程を経て、レジスト１２３をパターニングする。このレジスト１２３をマスクとして、ドライエッチング等によって酸化膜１１０および１０３をエッチングし、ベース拡散層１０５の表面を露出させる（図４（ａ），図１１（ｂ））。

続いて、レジスト１２３を除去し、酸化膜１１０をマスクとしたドライエッチング等によって、ベース拡散層１０５および基板１０１をエッチングし、トレンチ１１１を形成する（図４（ｂ），図１２（ａ））。トレンチ１１１を形成した際にも、前述したようなダメージ層の除去を行うことがより望ましい。トレンチ１１１を形成した後、高温の酸素雰囲気中での熱酸化等によって、ゲート絶縁膜１１２を形成し、トレンチ１１１の内面をゲート絶縁膜１１２で被覆する（図４（ｃ），図１２（ｂ））。

続いて、ＣＶＤによって、トレンチ１１１を埋めるように、ゲート電極材料のポリシリコンを堆積し、ポリシリコン層１１３を形成する（図５（ａ），図１３（ａ））。このポリシリコン層１１３上にレジスト１３５を塗布し、写真工程を経て、レジスト１３５をパターニングする。このレジスト１３５をマスクとして、ドライエッチング等によってポリシリコン層１１３をエッチングすることにより、ゲート絶縁膜１１２の一部を露出させ、ゲート電極１１４を形成する（図５（ｂ），図１３（ｂ））。

続いて、酸化膜１１０上にレジスト１３６を塗布し、写真工程を経て、レジスト１３６をパターニングする。このレジスト１３６をマスクとして、ドライエッチング等によって酸化膜１１０をエッチングし、トランジスタ領域のベース拡散層１０５の表面を露出させる。このとき、トランジスタ領域においては、Ｐ型埋込層１０８の表面に形成されたＰ型オーミック領域１０９上の酸化膜１１０が残るように、エッチングを停止する。また、周辺領域においては、レジスト１３６によって酸化膜１１０を被覆し、酸化膜１１０が残るようにする（図５（ｃ），図１４（ａ））。

続いて、レジスト１３６を除去し、高温の酸素雰囲気中での酸化等によって、ベース拡散層１０５およびポリシリコン層１１３の表面に薄い酸化膜１１５を形成すると共に、ポリシリコン膜１１３の表面に薄い酸化膜１３７を形成する。酸化膜１１０をマスクとして、ベース拡散層１０５およびポリシリコン層１１３の表面にＰ（リン）あるいはＡｓ（ヒ素）イオン等のＮ型不純物イオンを注入し、高温でアニールを行うと、Ｎ型不純物がベース拡散層１０５内に拡散し、ソース領域１１６が形成される。また、Ｎ型不純物はゲート電極１１４および酸化膜１１０上のポリシリコン膜１１３にも注入され、ゲート電極１１４およびポリシリコン膜１１３が低抵抗化する（図６（ａ），図１４（ｂ））。

Ｎ型不純物の注入量は、ベース拡散層１０５中のＰ型不純物を打ち消して、ソース領域１１６を高濃度のＮ型拡散層として機能させるのに十分な量であり、通常、ソース領域１１６のＮ型不純物濃度の桁数はベース拡散層１０５中のＰ型不純物濃度の桁数よりも１桁以上多い。このように、ポリシリコン膜１１３のエッチング時のマスクとなる酸化膜１１０を再度マスクとして用いて、ベース拡散層１０５にＮ型不純物を注入することにより、ソース領域１１６を自己整合的に形成することができる。図３（ａ）のように、ベース拡散層１０５および酸化膜１０３の境界面とＰ型埋込層１０８の表面との間に段差ができるようにＰ型埋込層１０８をエッチングし、図５（ｃ）のように、この段差に酸化膜１１０を残して、Ｎ型不純物の注入時のマスクとしたことによって、ソース領域１１６の自己整合的な形成が可能となったのである。

続いて、ＣＶＤによって、酸化膜１１０上のポリシリコン膜１１３を被覆する程度に、酸化膜１１０および１１５上に酸化膜１１７を形成する（図６（ｂ），図１５（ａ））。この酸化膜１１７上にレジスト１１８を塗布し、写真工程を経て、レジスト１１８をパターニングする。このレジスト１１８をマスクとして、ドライエッチング等によって酸化膜１１７および１１５をエッチングする。これにより、トランジスタ領域においては、Ｐ型オーミック領域１０９の表面およびソース領域１１６の一部の表面を露出させる。また、周辺領域においては、トランジスタ領域に最も近いＰ型オーミック領域１３４の表面およびポリシリコン層１１３の表面を露出させる（図６（ｃ），図１５（ｂ））。

続いて、露出している表面上にスパッタリング等によってＡｌ−Ｓｉを堆積し、金属膜１１９によって半導体装置の上面を被覆する（図７（ａ），図１６（ａ））。この金属膜１１９上にレジスト１２０を塗布し、写真工程を経て、レジスト１２０をパターニングする。このレジスト１２０をマスクとして、ドライエッチング等によって金属膜１１９をエッチングする。これにより、ソース電極１２１が形成されると共に、ポリシリコン膜１１３と電気的に接続し、図示せぬゲートパッドとゲート電極１１４とを接続するためのゲートフィンガー１３８が形成される（図７（ｂ），図１６（ｂ））。ソース電極１２１はＰ型オーミック領域１０９、Ｐ型オーミック領域１３４、およびソース領域１１６とオーミック接合を形成している。

続いて、レジスト１２０を除去し、基板１０１において、トランジスタ構造が形成された主面３００とは反対側の主面３０１上に、Ｔｉ（チタン），Ｎｉ（ニッケル），Ａｇ（銀）をこの順に堆積することによって、ドレイン電極１２２を形成する（図７（ｃ），図１７）。ドレイン電極１２２は基板１０１とオーミック接合を形成している。

ソース電極１２１を接地し、ドレイン電極１２２に正電圧を印加し、ゲート電極１１４に所定値以上の正電圧を印加すると、ベース拡散層１０５において、ゲート絶縁膜１１２との境界近傍に反転層が形成される。この反転層を通って、ドレイン電極１２２からソース電極１２１へ向かって電流が流れる。その状態から、所定値よりも低い電圧をゲート電極１１４に印加すると、反転層は消滅し、電流は流れなくなる。すると、ベース拡散層１０５と基板１０１との間に形成されているＰＮ接合は逆バイアスされ、ベース拡散層１０５から深さ方向（ドレイン電極１２２へ向かう方向）および横方向（周辺領域へ向かう方向）へ向かって、空乏層が広がる。

周辺領域に形成されているＰ型埋込層１３３は、いわゆるガードリングとしての機能を果たす。トランジスタ領域から伸びた空乏層が、最もトランジスタ領域に近いＰ型埋込層１３３に達すると、そのＰ型埋込層１３３の電位が安定し、そのＰ型埋込層１３３からも空乏層が広がり始める。空乏層が、隣接するＰ型埋込層１３３に達すると、そのＰ型埋込層１３３からも空乏層が広がり始める。このように、トランジスタ領域から横方向に伸びた空乏層がより一層、周辺領域の外側へ向かって広がる。これによって、半導体装置の耐圧が向上する。

上述したように、本実施形態によれば、Ｐ型オーミック領域１０９およびソース領域１１６を自己整合的に形成するようにしたので、Ｐ型オーミック領域１０９およびソース領域１１６を形成するためのコンタクト領域の幅を縮小し、トランジスタ領域を微細化することができる。したがって、半導体装置を小型化することができる。また、微細化に伴って、オン抵抗を低減することもできる。なお、Ｐ型オーミック領域１０９およびソース領域１１６のうち一方のみを自己整合的に形成し、他方を、従来のような写真合わせを含む工程によって形成してもよい。一方のみを自己整合的に形成しても、両方を従来の手法によって形成する場合よりも写真合わせ誤差が小さくなり、コンタクト領域の幅を縮小することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本製造方法は、ＭＯＳＦＥＴ以外にも、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、およびダイオード等の半導体装置の製造に適用してもよい。

本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。同実施形態による半導体装置の製造方法を説明するための断面図である。従来の半導体装置の断面構造を示す断面図である。

符号の説明

１０１・・・基板、１０２，１０３，１１０，１１５，１１７，１３７・・・酸化膜、１０４・・・注入層、１０５，２０３・・・ベース拡散層、１０６，１１８，１２０，１２３，１３１，１３５，１３６・・・レジスト、１０７，１１１，１３２，２０５・・・トレンチ、１０８，１３３，２０８・・・Ｐ型埋込層、１０９，１３４，２０９・・・Ｐ型オーミック領域、１１２，２０６・・・ゲート絶縁膜、１１３・・・ポリシリコン層、１１４，２０７・・・ゲート電極、１１６，２０４・・・ソース領域、１１９・・・金属膜、１２１，２１１・・・ソース電極、１２２，２１２・・・ドレイン電極、１３８・・・ゲートフィンガー、２０１・・・ドレイン層、２０２・・・ドリフト層、２１０・・・層間絶縁膜、３００，３０１・・・主面。

Claims

第１導電型の不純物を含む第１の半導体層に、第２導電型の不純物を含む第２の半導体層を選択的に形成する半導体装置の製造方法において、
前記第１の半導体層上に第１の酸化膜を形成し、該第１の酸化膜を選択的にエッチングする第１の工程と、
前記第１の酸化膜をマスクとして、前記第１の半導体層の表面を選択的にエッチングすることにより、複数の第１のトレンチを形成する第２の工程と、
第２導電型の不純物を含む半導体によって、前記複数の第１のトレンチを埋め戻すことにより、前記第２の半導体層を形成する第３の工程と、
前記第２の半導体層をエッチングする第４の工程と、
前記第１の酸化膜をマスクとして、第２導電型の不純物を前記複数の第１のトレンチを埋め戻した前記第２の半導体層に注入および拡散することにより、前記第２の半導体層よりも不純物濃度の高いオーミック領域を前記第２の半導体層それぞれの表面に形成する第５の工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１の工程の前に、前記第１の半導体層の表面に、第２導電型の不純物を含む第１の拡散領域を形成する第６の工程を有し、
前記第５の工程の後に、
前記第２の半導体層の表面と、前記第１の拡散領域および前記第１の酸化膜の境界面との間に段差が設けられている状態で、前記第２の半導体層の表面に第２の酸化膜を堆積することにより、前記段差を埋め戻す第７の工程と、
前記第1の酸化膜、前記第２の酸化膜および前記第１の半導体層を選択的にエッチングすることにより、第２のトレンチを形成する第８の工程と、
前記第２のトレンチの内面にゲート絶縁膜およびゲート電極を形成する第９の工程と、
前記第２の半導体層上の前記第２の酸化膜が残るように、前記第１の酸化膜および前記第２の酸化膜をエッチングして、前記第１の拡散領域を露出する第１０の工程と、
前記第２の酸化膜をマスクとして、第１導電型の不純物を前記第１の拡散領域に注入および拡散することにより、ソース領域である第２の拡散領域を形成する第１１の工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。