JP2014030018A - 炭化ケイ素デバイスにおけるバイアス温度不安定性（ｂｔｉ）を低減する半導体デバイスおよび方法 - Google Patents

炭化ケイ素デバイスにおけるバイアス温度不安定性（ｂｔｉ）を低減する半導体デバイスおよび方法 Download PDF

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Abstract

【課題】炭化ケイ素デバイスにおけるバイアス温度不安定性（ＢＴＩ）を低減する半導体デバイスおよび方法を提供する。
【解決手段】システムは、炭化ケイ素（ＳｉＣ）半導体デバイス１００と、ＳｉＣ半導体デバイスを格納する気密シールしたパッケージング１３０とを含む。気密シールしたパッケージング１３０は、ＳｉＣ半導体デバイス１００の近くに特定の雰囲気１３２を維持するように構成される。さらに、特定の雰囲気１３２は、動作中にＳｉＣ半導体デバイス１００のしきい値電圧のシフトを１Ｖ未満に制限する。
【選択図】図１

Description

本明細書において開示する主題は、半導体デバイスに関し、より具体的には、炭化ケイ素半導体デバイスに関する。
シリコン（Ｓｉ）トランジスタまたは炭化ケイ素（ＳｉＣ）トランジスタなどの半導体デバイスに関して、バイアス温度不安定性（ＢＴＩ）が、デバイス性能における実体的な変動を引き起こすことがある。例えば、負バイアス温度不安定性（ＮＢＴＩ）は、特に、長時間にわたり負バイアスおよび／または高温などの特定の条件下で動作させたときに、ＳｉＣデバイスのしきい値電圧の著しい変化またはドリフトを結果としてもたらすことがある。ＳｉＣデバイスにおけるＮＢＴＩは、界面電荷トラッピング（例えば、酸化膜電荷）の結果であると考えられ、界面電荷トラッピングは、例えば、長時間にわたって、高温で、および特定のバイアス条件下でデバイスを動作させることによって引き起こされることがある。例えば、ＳｉＣ金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）は、ＮＢＴＩに起因して、複合電圧および温度ストレス印加を受けたときにしきい値電圧シフトを経験することがある。
ある種のケースでは、前述のＮＢＴＩは、デバイスがゲート−ソース電圧を印加しないときでさえ導電性になることがある点まで、ＳｉＣデバイスのしきい値電圧をシフトさせる（例えば、減少させる）ことがあり、ノーマリーオフデバイスをノーマリーオンデバイスに変換する。そうであるから、ＮＢＴＩは、ＳｉＣデバイスの信頼性および性能に著しく影響を与える。かなり多くの研究が、ＳｉデバイスにおけるＢＴＩ問題を緩和させるための設計に向けられてきており、ある種の事例では、ＢＴＩ問題が、Ｓｉにおいては軽減されているまたは未然に防止されている。しかしながら、ＳｉデバイスとＳｉＣデバイスとの間には顕著な動作上の差異があり、これゆえ、Ｓｉにおける問題を軽減するために使用されるメカニズムを、ＳｉＣには容易に変換できない。そうであるから、ＳｉＣデバイスにおけるＮＢＴＩに対する産業的に受け入れられる解は、まだ定まっていない。したがって、ＳｉＣデバイスにおけるＮＢＴＩ問題を軽減させることは、ＳｉＣがある種のシステムおよび用途に提供することができる独特な動作特性（例えば、より高い動作温度、機械的特性の改善、電気的特性の改善、等）をうまく利用するために特に望ましい。
米国特許出願公開第２０１２／００４９２０２号公報
一実施形態では、システムは、炭化ケイ素（ＳｉＣ）半導体デバイスと、ＳｉＣ半導体デバイスを格納する気密シールしたパッケージングとを含む。気密シールしたパッケージングは、ＳｉＣ半導体デバイスの近くに特定の雰囲気を維持するように構成される。さらに、特定の雰囲気は、動作中にＳｉＣ半導体デバイスのしきい値電圧のシフトを１Ｖ未満に制限する。
別の一実施形態では、金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスは、ＭＯＳＦＥＴデバイスの周りに配置された格納容器を含む。格納容器は、格納容器の外部の環境と比較して減圧環境にＭＯＳＦＥＴデバイスを取り囲むように構成される。さらに、減圧環境は、動作中にＭＯＳＦＥＴデバイスのしきい値電圧シフトを低減する。
別の一実施形態では、方法は、炭化ケイ素（ＳｉＣ）電気デバイスを設けるステップと、ほぼ１０ｔｏｒｒ（１．３３ｋＰａ）未満の圧力を有する雰囲気下でパッケージ内にＳｉＣ電気デバイスをシールするステップとを含む。雰囲気は、ＳｉＣ電気デバイスを長時間にわたって高温で、高いバイアスで、または両方で動作させたときの負バイアス温度不安定性（ＮＢＴＩ）を防止する。
本発明のこれらのおよびその他の特徴、態様および長所は、添付した図面を参照して下記の詳細な説明を読むと、より良く理解されるようになるであろう。図面では、類似の参照符号は、図面全体を通して類似の構成要素を表す。
本取り組みの一実施形態による、ＳｉＣ ＭＯＳＦＥＴの模式的断面図である。 電圧および温度ストレス印加前後の従来型のＭＯＳＦＥＴに関するゲート電圧の関数としてのドレイン電流のプロットである。 本取り組みの一実施形態による、標準大気下および真空下でのデバイスのしきい値電圧の変化のプロットである。 本取り組みの一実施形態による、真空パッケージ内にＳｉＣデバイスを組み立てかつシールするためのプロセスの一実施形態を図示する流れ図である。 本取り組みの一実施形態による、真空中でＳｉＣデバイスを組み立てかつデバイスを使用するためのプロセスの一実施形態を図示する流れ図である。 本取り組みの一実施形態による、空気の減圧下およびアルゴンの減圧下でのデバイスのしきい値電圧の変化のプロットである。 本取り組みの一実施形態による、不活性雰囲気下でパッケージ内にＳｉＣデバイスを組み立てかつシールするためのプロセスの一実施形態を図示する流れ図である。
１つまたは複数の具体的な実施形態を以下に説明する。これらの実施形態の簡潔な説明を与えることを目指して、実際の実装形態のすべての特徴を明細書中では記述しない場合がある。任意のこのような実際の実装形態の開発において、いずれかのエンジニアリングプロジェクトまたは設計プロジェクトに置けるように、システムに関係する制約およびビジネスに関係する制約に伴うコンプライアンスなどの、実装形態ごとに変わることがある開発者に特有なゴールを達成するために、数多くの実装形態に特有な判断を行わなければならないことを、認識すべきである。その上、このような開発の試みは、複雑でありかつ長時間を必要とするはずであるが、それにもかかわらず、この開示の恩恵を受ける当業者にとっては設計、製作、および製造の日常的な業務であるはずであることを、認識すべきである。
本発明の様々な実施形態の要素を導入するときに、「１つ（ａ）」、「１つ（ａｎ）」、「その（ｔｈｅ）」、および「前記（ｓａｉｄ）」という冠詞は、要素の１つまたは複数があることを意味するものとする。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」および「有する（ｈａｖｉｎｇ）」という用語は、包括的であり、列挙した要素の他にさらなる要素があり得ることを意味するものとする。
上に述べたように、ＮＢＴＩなどのＢＴＩは、半導体デバイス信頼性に対する難題を提示する。ＢＴＩ現象に付随する物理および化学が複雑であることを、認識すべきである。そうであるから、ＢＴＩの正確なメカニズムが、完全には理解されていないことがあるが、本実施形態は、半導体デバイス（例えば、ＳｉＣ ＭＯＳＦＥＴ）の動作中に、ＮＢＴＩなどのＢＴＩを防止する（例えば、低減する、制限する、軽減する、またはそうでなければ減少させる）ためのシステムおよび方法を提供する。特に、本取り組みは、動作中にデバイスを取り囲んでいる局所的な雰囲気を制御することを含む。下記に詳細に記述するように、ある種の実施形態では、動作中にデバイスの周りに真空環境を維持することができるように、半導体デバイスをパッケージすることができる。他の実施形態では、動作中にデバイスの周りに不活性雰囲気を維持するように、半導体デバイスをパッケージすることができる。さらに他の実施形態では、半導体デバイスが動作中に真空に曝される用途（例えば、宇宙関係用途、試験チャンバ用途、等）において、半導体デバイスを利用することができる。したがって、ここに開示した取り組みを使用して、ＢＴＩを許容できるレベル（例えば、数ボルト程度というよりはむしろ１０分の数ボルト程度）まで著しく低減させることができる。
下記の開示が、一般的にＳｉＣ ＭＯＳＦＥＴにおけるＮＢＴＩに焦点を当てているが、ＢＴＩを緩和するために本明細書において詳細に述べる解および技術は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、およびゲート制御サイリスタなどの他の半導体デバイスへの適用可能性を有することがあることを、認識すべきである。説明のための目的で、ＭＯＳ制御サイリスタ（ＭＣＴ）は、構造内に組み込まれている２個のＭＯＳＦＥＴを含むことができ、ＢＴＩ効果の結果としてしきい値電圧（ＶＴＨ）のシフトに対して敏感であり得る。本明細書において詳細に述べる技術はまた、正バイアス下で生じるＶＴＨ効果を呼ぶ正バイアス温度不安定性（ＰＢＴＩ）に関係する効果も緩和するであろう。
上記を念頭に置いて、図１は、本取り組みの一例の実施形態による、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）１００を図示する。ある種の実施形態では、図示したＭＯＳＦＥＴ１００を、高温動作用に（例えば、ほぼ１２５℃より高い、ほぼ１７５℃より高い、および／またはほぼ３００℃より高い）設計されたＳｉＣ系ＭＯＳＦＥＴとすることができる。加えて、図示したＭＯＳＦＥＴ１００を、標準マイクロエレクトロニック製造プロセスを使用して製造することができる。これらのプロセスは、例えば、リソグラフィ、膜堆積／成長法（例えば、物理気相堆積および化学気相堆積、メッキ、酸化、等）、結晶成長法、ならびにウェットエッチングおよびドライエッチング法を含むことができる。図示したＭＯＳＦＥＴ１００は、炭化ケイ素（ＳｉＣ）などの半導体材料から作ることができる基板１０２を含む。基板１０２を、半導体ダイまたはウェハとすることができ、基板は主表面１０４および表面法線方向または「厚さ方向」ｔを規定し、表面法線方向は表面から基板１０２中へと面直方向に延びる。図１が、ＭＯＳＦＥＴ１００の様々な構成要素の相対的な位置を図示することを目的とし、これらの構成要素の相対的な尺度または寸法を示唆するようには解釈すべきではないことを、認識すべきである。
図示した表面１０４は、ゲート電極１０６を支持する。加えて、図示したゲート電極１０６は、基板１０２の表面１０４と直接接触している絶縁層１０８（これはまた、ゲート酸化膜またはゲート誘電体層とも呼ばれることがある）上に配置される。絶縁層１０８を、一般に、二酸化ケイ素（ＳｉＯ2）などの電気的絶縁性材料から作ることができる。さらにその上、図示した絶縁層１０８は、表面１０４に沿って広がり、コンタクト層１２６までの任意の点まで広がることができる。ゲート電極１０６は、多結晶シリコン層１０７を含むことができ、やはり、例えば、電気的導電性材料（例えば、金属および／またはシリサイド）から形成される低抵抗層１０９を含むことができる。ゲート電極１０６を、ゲート電圧、ＶＧ、を受けるように構成することができる。
図示した基板１０２はまた、ドレイン電極１１２と接触している第２の表面１１０を規定し、ドレイン電極１１２は、一般にドレイン電圧、ＶＤ、を受けるように構成される。図１は１個のＭＯＳＦＥＴセルの模式的断面図であり、全体のＭＯＳＦＥＴデバイスは、典型的には、互いに隣り合って位置し、共通のゲート電極１０６およびドレイン電極１１２を共有する多数のセルからなることに、留意すべきである。
図示した基板１０２は、ウェル領域１１６に加えてドリフト領域１１４を含み、ウェル領域１１６は、ドリフト領域１１４に隣接して配置され、表面１０４の近位にある。ドリフト領域１１４を、第１のドーパント種類でドープすることができ、第１の多数電荷キャリアを伴う第１の導電型を有し、一方で、ウェル領域１１６を、第２のドーパント種類でドープすることができ、第２の多数電荷キャリアを伴う第２の導電型を有する。例えば、ＳｉＣ基板１０２では、第１のドーパント種類を、窒素およびリンのうちの１つまたは複数（「ｎ型ドーパント」）とすることができ、一方で、第２のドーパント種類を、アルミニウム、ホウ素、ガリウム、およびベリリウムのうちの１つまたは複数（「ｐ型ドーパント」）とすることができ、それぞれ、ｎドープ領域およびｐドープ領域を結果としてもたらす。そのような実施形態に関して、第１および第２の多数電荷キャリアは、それぞれ電子および正孔であるはずである。
図示した基板１０２は、第１の導電型（例えば、図１ではｎ型）を有するソースコンタクト領域１２２をさらに含む。ウェル領域１１６を、コンタクト領域１２２の近位に配置することができ、その結果、ウェル領域１１６は、ゲート電極１０６の近位に配置されたチャネル領域１１８をその中に含むことができる。例えば、チャネル領域１１８は、ゲート電極１０６の下に表面１０４に沿って広がることができる（ここでは、「下に」は、さらに厚さ方向ｔに沿うことを意味する）。加えて、誘電体層１２０、時には層間誘電体（ＩＬＤ）と呼ばれる、を、ゲート電極１０６および絶縁層１０８の上方に配置することができる。一例では、誘電体層は、リンケイ酸ガラス（ＰＳＧ）を含む材料である。
一実施形態では、ソースコンタクト領域１２２を、表面１０４に隣接して配置することができ、ウェル領域１１６は、ソースコンタクト領域１２２を取り囲むことができる。基板１０２は、ある種の実施形態では、第２の導電型（例えば、図１ではｐ型）を有するボディコンタクト領域１２５をやはり含む。図示した実施形態のボディコンタクト領域１２５は、ウェル領域１１６および表面１０４に隣接して配置される。ソース電極１２４（例えば、アルミニウムなどの金属から形成される）を、ソースコンタクト領域１２２およびボディコンタクト領域１２５の上方に配置することができ、ソース電圧、ＶＳ、を受けるように構成することができる。さらに、ソース電極１２４を、ソースコンタクト領域１２２およびボディコンタクト領域１２５の両方と電気的に接触させることができる。例えば、図示した実施形態では、ソース電極１２４とソースコンタクト領域１２２およびボディコンタクト領域１２５との電気的な接触は、コンタクト層１２６（例えば、ニッケルまたは別の適切な金属から形成される）を介して行われる。
図示したパッケージング１３０は、気密シールしたパッケージ（例えば、集積回路パッケージ）、またはＳｉＣデバイスの近くに特定の雰囲気１３２（例えば、圧力および／またはガス組成）を維持するための格納容器（例えば、真空チャンバまたは他の適切なチャンバ）を含むことができることを、認識すべきである。ある種の実施形態では、パッケージング１３０は、図１に図示したようなデバイス１００の形状に一致することがあり、ところが、他の実施形態では、パッケージング１３０を、任意の適切な形状とすることができることを、認識すべきである。ある種の実施形態では、パッケージング１３０内部の圧力を、ほぼ７６０ｔｏｒｒ（１０１ｋＰａ）未満、ほぼ５００ｔｏｒｒ（６６．７ｋＰａ）未満、ほぼ１００ｔｏｒｒ（１３．３ｋＰａ）未満、ほぼ１０ｔｏｒｒ（１．３３ｋＰａ）未満、ほぼ１ｔｏｒｒ（１３３Ｐａ）未満、ほぼ０．１ｔｏｒｒ（１３．３Ｐａ）未満、またはほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ）とすることができる。ある種の実施形態では、パッケージング１３０の内部の圧力を、ほぼ０．００１ｔｏｒｒ（０．１３３Ｐａ）とほぼ１０ｔｏｒｒ（１．３３ｋＰａ）との間、ほぼ０．０１ｔｏｒｒ（１．３３Ｐａ）とほぼ１ｔｏｒｒ（１３３Ｐａ）との間、ほぼ０．０５ｔｏｒｒ（６．６７Ｐａ）とほぼ０．５ｔｏｒｒ（６６．７Ｐａ）との間、またはほぼ０．１ｔｏｒｒ（１３．３Ｐａ）とすることができる。さらにその上、減圧に加えてまたは減圧の代わりに、パッケージング１３０を、特定のガスまたはガスの混合物で満たすことができることを、認識すべきである。例えば、ある種の実施形態では、パッケージング１３０は、減圧（例えば、７６０ｔｏｒｒ（１０１ｋＰａ）未満、ほぼ０．１ｔｏｒｒ（１３．３Ｐａ）、またはほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ）の室内空気を含め、ＭＯＳＦＥＴ１００の周りの雰囲気１３２を維持することができる。ある種の実施形態では、パッケージング１３０は、減圧（例えば、ほぼ１ｔｏｒｒ（１３３Ｐａ）またはほぼ０．１ｔｏｒｒ（１３．３Ｐａ））のアルゴン、窒素、ヘリウム、クリプトン、キセノン、または他の適切な不活性ガスなどの不活性ガスを含め、ＭＯＳＦＥＴ１００の周りの雰囲気１３２を維持することができる。他の実施形態では、パッケージング１３０は、わずかに大気圧よりも低い（例えば、ほぼ５００ｔｏｒｒ（６６．７ｋＰａ）とほぼ７５０ｔｏｒｒ（１００ｋＰａ）との間）不活性ガス（例えば、アルゴン、窒素、ヘリウム、クリプトン、キセノン、または他の適切な不活性ガス）を含め、ＭＯＳＦＥＴ１００の周りの雰囲気１３２を維持することができる。
ある種の実施形態では、パッケージング１３０を、ＳｉＣデバイス（例えば、ＭＯＳＦＥＴ１００）の近くの雰囲気１３２（例えば、真空または不活性雰囲気）を維持するために適した金属、ポリマー、または複合材料から作ることができる。例えば、ある種の実施形態では、パッケージング１３０を、気密シールした金属パッケージング１３０を形成するために、ともに結合されたまたは溶融された多数の金属部品から作ることができる。特定の例によれば、ある種の実装形態では、ＳｉＣデバイス１００を、シールするために真空炉（例えば、ＳＳＴ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｏｆ Ｄｏｗｎｅｙ、カルフォルニア州から入手可能なＭｏｄｅｌ３１４０または３１５０）内に設置することができる。さらに特定の例によれば、ある種の実施形態では、パッケージ１３０は、真空炉のチャンバ内にある間にＳｉＣデバイス１００の周りに維持された多数の金属部品を含むことができ、真空炉は、デバイス１００およびパッケージ１３０を加熱する前に（例えば、ミリトールまたはマイクロトールの範囲内の）減圧まで真空引きされる。そのような実施形態では、適切な温度まで真空炉のチャンバを加熱した後で、パッケージ１３０の端部（または溶融した端部近くのパッケージ１３０の部分）近くのはんだが、シームに沿った位置へと流れることができ、冷却でパッケージ１３０の部品間にハーメチックシールを形成することができる。他の実施形態では、金属パッケージ１３０の金属部品を、制御した減圧雰囲気下で、ＳｉＣデバイスの周りに互いに溶接することができる。例えば、シームシーラ（例えば、Ｐｏｌａｒｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．から入手可能なＶｅｎｕｓ ＩＩＩ（商標）またはＶｅｎｕｓ ＩＶ（商標）シームシーラ、または他の適切なシーリングシステム）を、減圧下で（例えば、ミリトールまたはマイクロトール範囲内）および／または不活性雰囲気下で、ＳｉＣデバイス１００の周りで、金属パッケージング１３０の２つ以上の部品を一緒に手動で、自動的に、または半自動的に溶接するために使用することができる。他の実施形態では、パッケージ１３０は、１つまたは複数の強固な（例えば、金属、ポリマー、または複合）材料から作られた２個以上の部品を含むことができる。そのような実施形態では、パッケージ１３０およびＳｉＣデバイス１００を、（例えば、真空および／または不活性雰囲気を形成する）真空チャンバ内に設置することができ、その結果、パッケージ１３０の強固な部品を、接着剤、樹脂、エポキシ、または他の適切なシール材料を使用して互いに結合することができ、硬化させることで気密シールしたパッケージ１３０を提供することができる。さらに他の実施形態では、ＳｉＣデバイス１００を、ＳｉＣデバイス１００の周りに特定の（例えば、減圧および／または不活性）雰囲気を形成するように構成されたチャンバの内部に設置することができ、一方で、分割したまたは単一のポリマー層は、ＳｉＣデバイス１００の周りに付けられシールされて、気密シールしたパッケージ１３０を形成する。
動作中には、ＭＯＳＦＥＴ１００は、一般にスイッチとして働く。電圧差ＶＤＳ＝ＶＤ−ＶＳがドレイン電極１１２とソース電極１２４との間に印加されると、これらの同じ電極間の出力電流（ＩＤＳ）を、ゲート電極１０６に印加される入力電圧ＶＧＳによって変調することができる、またはそうでなければ制御することができ、ここでは、ＶＧＳ＝ＶＧ−ＶＳである。ＭＯＳＦＥＴ１００の「しきい値電圧」（ＶＴＨ）よりも低いゲート電圧ＶＧに対して、電流ＩＤＳは、名目上約ゼロのままであるとはいえ、ゲート電圧がしきい値電圧よりも低いとしても、比較的小さな漏れ電流が存在することがある。しきい値電圧ＶＴＨは、とりわけ、ＭＯＳＦＥＴ１００の寸法、材料、およびドーピングレベルの関数であり、ＭＯＳＦＥＴは、典型的には、所定のしきい値電圧ＶＴＨを示すように設計される。ＭＯＳＦＥＴ１００を組み込んでいる回路を、次に、期待する（所定の）しきい値電圧ＶＴＨに設計することができる。
ＭＯＳＦＥＴについてのしきい値電圧（ＶＴＨ）が一義的には定められないことを、認識すべきである。ＶＴＨを測定するために少なくとも５つの異なる技術があり、特定の例に対しては、これらが必ずしもぴったりと同じ結果を生じる必要がない。本明細書において採用する方法は、「しきい値ドレイン電流法」と呼ばれ、そこでは、指定されたドレイン電流におけるゲート電圧を、しきい値電圧になるように採用する。
シリコンＭＯＳＦＥＴまたはＳｉＣ ＭＯＳＦＥＴを含め、従来型のＭＯＳＦＥＴは、ゲート電極１０６とソース電極１２４との間に電位差を受けると、および特に、高温で長時間にわたってこの電位を受けると、ＮＢＴＩに起因するしきい値電圧のシフト経験することが見出されている。具体的には、述べたように、負バイアス温度不安定性（ＮＢＴＩ）が、ＳｉＣデバイスにとっての関心事である。このしきい値電圧シフトの例を図示すると、図２は、電圧および温度ストレス印加の前後の従来型のＭＯＳＦＥＴについてのゲート電圧の関数としてのドレイン電流のプロット１４０である。すなわち、図２は、前述のパッケージング１３０がなくかつ大気条件（例えば、ほぼ７６０ｔｏｒｒ（１０１ｋＰａ）の室内空気）下で動作するストレス印加したＳｉＣ ＭＯＳＦＥＴにおけるＮＢＴＩ効果を図示する。
図２に関連して、「サブしきい値技術」の変形であるしきい値ドレイン電流法を、ＳｉＣ ＭＯＳＦＥＴデバイスにおけるＮＢＴＩ現象を特徴付けるときに使用することができる。図２のプロット１４０に図示したデータを生成するために使用した例のテスト条件を、下記に記述する。ある種の実施形態では、テスト条件を、増幅特性曲線測定値が一定のストレス温度においてＭＯＳＦＥＴについて取られるように設定し得る。例えば、最初に、ゲート電圧を、一定の−２０ボルト（Ｖ）で１５分間保持することができ、ＶＤＳを０Ｖのところに保持することができる。次に、小さな一定電圧を、ソース端子とドレイン端子との間に（例えば、ほぼ１００ｍＶ）印加することができ、ゲート電圧を、−１０Ｖから＋１０Ｖまで掃引することができ、範囲はＭＯＳＦＥＴの低電流範囲（この特定のケースでは０．１ナノアンペア未満）から飽和電流（例えば、ほぼ１６ミリアンペア）までを取り込むために十分に大きく、図２に描かれた「ｐｏｓｔ ｎｅｇ」増幅特性曲線１４２を決定する。＋２０Ｖの定電圧ゲート正ストレスバイアスを、次にＶＤＳ＝０Ｖで、さらに１５分間にわたってゲートに印加することができる。最後に、ゲート電圧の同様の逆掃引を、＋１０Ｖから−１０Ｖまで行うことができ、ソース端子とドレイン端子との間に印加される小さな定電圧（例えば、ほぼ１００ｍＶ）で「ｐｏｓｔ ｐｏｓ」増幅特性曲線１４４を取り込む。
ＶＴＨ決定のためのしきい値ドレイン電流の選択として１０マイクロアンペアを使用することは、実際的な理由で行われる。例えば、しきい値ドレイン電流は、片対数増幅特性曲線の線形サブしきい値部分上に存在するように十分に小さく、かつ正確に測定しデータから容易に抽出するために十分に大きい。ＭＯＳＦＥＴパラメータおよびデータ収集用のテスト条件は、下記の通りである、ＶＤＳ＝０．１Ｖ、温度＝１７５℃、ゲート酸化膜厚（Ｔｏｘ）＝５００オングストローム、デバイス能動領域面積＝０．０６７ｃｍ2、１個のＭＯＳセルの面積＝１．６Ｅ−４ｃｍ2、１個のＭＯＳセルのチャネル幅対長さ比（Ｗ／Ｌ）＝６９００。より大きなデバイスまたはより小さなデバイスへのしきい値ドレイン電流のスケーリングは、デバイス能動領域面積、１個のＭＯＳセルの面積およびＷ／Ｌについての線形依存性を有する。しかしながら、しきい値曲線は、ゲート酸化膜厚（Ｔｏｘ）で逆にスケーリングされることに、留意すべきである。
したがって、図２は、正および負のゲートバイアスストレス印加に続くしきい値電圧のドリフトまたはシフト（例えば、ＩＤＳが著しく増加する電圧のシフト）を実証する。縦軸は、ドレイン電流（アンペア）であり、横軸は、ゲートからソースへの電圧（ボルト）である。しきい値電圧シフトは、したがって、バイアス温度不安定性（ＢＴＩ）の効果の一例を表す。ＶＴＨドリフトは、ソースからドレインへの電流の１０マイクロアンペアにおけるＶＴＨ正電圧ストレス値とＶＴＨ負電圧ストレス値との間の電圧差として取られる。図２に図示した例では、ＶＴＨドリフトは、ほぼ６．９Ｖである。
上記を念頭に置いて、図３は、本取り組みの一例による、異なる雰囲気条件下でのＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスのしきい値電圧の変化またはシフト（例えば、ΔＶＴＨ）のプロット１５０を含む。特に、図３は、大気条件（例えば、ほぼ７６０ｔｏｒｒ（１０１ｋＰａ）の室内空気）下でのＳｉＣ ＭＯＳＦＥＴデバイスについてのΔＶＴＨならびに真空（例えば、ほぼ０．１ｔｏｒｒ（１３．３Ｐａ）未満、ほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ）、またはもう１つの適切な減圧）におけるＳｉＣ ＭＯＳＦＥＴデバイスについてのΔＶＴＨを図示する。プロット１５０に図示されたデータを求めるために、ΔＶＴＨを、大気条件下で１５０℃におけるＳｉＣ ＭＯＳＦＥＴデバイスについて（例えば、図２に関して上に述べたように）決定することができる。プロット１５０の棒１５２によって図示したものは、この測定が、大気条件下でのＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスについてのほぼ１．０Ｖからほぼ１．１ＶのΔＶＴＨを表す。引き続いて、ＳｉＣ ＭＯＳＦＥＴデバイスを、減圧（例えば、ほぼ０．１ｔｏｒｒ（１３．３Ｐａ）未満、ほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ）、またはもう１つの適切な減圧）下に設置することができ、ΔＶＴＨをもう一度決定することができる。プロット１５０の棒１５４によって図示したものは、この測定が、真空環境におけるＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスについてのほぼ０．３Ｖからほぼ０．４ＶのΔＶＴＨを表す。
そうであるから、図３は、大気条件下でのＳｉＣ ＭＯＳＦＥＴデバイスにおけるＮＢＴＩからもたらされるΔＶＴＨ（例えば、棒１５２によって図示される）が、真空下でのＳｉＣ ＭＯＳＦＥＴデバイスにおけるＮＢＴＩからもたらされるΔＶＴＨ（例えば、棒１５４によって図示される）の２倍よりも大きいことを、明確に図示する。したがって、真空中でＳｉＣ ＭＯＳＦＥＴデバイスを動作させることは、デバイスにおけるΔＶＴＨおよび／またはＢＴＩ（例えば、ＮＢＴＩ）現象を実質的に低減する（阻止する、軽減する、またはそうでなければ減少させる）ように見える。ある種の実施形態では、本取り組みを介して実現されるΔＶＴＨを、１Ｖ未満、０．８Ｖ未満、０．５Ｖ未満、０．４Ｖ未満、０．３Ｖ未満、０．２Ｖ未満、または０．１Ｖ未満とすることができる。さらにその上、ある種の実施形態では、本取り組みによって可能にされるΔＶＴＨの低減を、ここに開示した減圧技術を使用しないＳｉＣについて観測したΔＶＴＨのほぼ７５％、５０％、４０％、３０％、２５％、１０％、または５％とすることができる。ＢＴＩ効果が典型的なＳｉＣ ＭＯＳＦＥＴでは数ボルト（例えば、２Ｖから５Ｖ）程度の大きさのΔＶＴＨを誘起し得るので、本技術が、デバイス信頼性に対する実質的な改善を提供することを、さらに認識すべきである。
これを念頭に置いて、本取り組みの一実装形態が、図１に関連して上に述べたようなパッケージング１３０を有するＳｉＣ ＭＯＳＦＥＴを利用することを包含することが予想される。すなわち、ある種の実施形態では、ＳｉＣ ＭＯＳＦＥＴデバイスなどのＳｉＣデバイスを、ＳｉＣ ＭＯＳＦＥＴが動作中にずっと減圧環境に維持されるように（例えば、パッケージング１３０を使用して）パッケージすることができる。例えば、図４に転じて、流れ図は、パッケージング１３０を使用してＳｉＣ ＭＯＳＦＥＴにおけるＮＢＴＩを防止するためのプロセス１６０の一実施形態を図示する。図示したプロセス１６０は、図１に図示したようなＳｉＣ ＭＯＳＦＥＴ１００などの炭化ケイ素（ＳｉＣ）半導体デバイスを作るステップ（ブロック１６２）で始まる。パッケージング中に、ＳｉＣデバイスを、デバイスの周りに真空（例えば、大気圧と比較して減圧）を維持するパッケージ（例えば、パッケージング１３０）内にシールすることができる（ブロック１６４）。例えば、ある種の実施形態では、ＳｉＣデバイスを取り囲む雰囲気１３２の圧力を、ほぼ７００ｔｏｒｒ（９３．３ｋＰａ）未満、ほぼ２５０ｔｏｒｒ（３３．３ｋＰａ）未満、ほぼ７５ｔｏｒｒ（１０．０ｋＰａ）未満、ほぼ５０ｔｏｒｒ（６．６７ｋＰａ）未満、ほぼ５ｔｏｒｒ（６６７Ｐａ）未満、ほぼ０．５ｔｏｒｒ（６６．７Ｐａ）未満、またはほぼ０．０５ｔｏｒｒ（６．６７Ｐａ）未満とすることができる。このような方式でＳｉＣデバイスを真空パッケージングすることによって、ＳｉＣデバイスを動作させるときの真空または減圧環境により、ＢＴＩ（例えば、ＮＢＴＩ）を防止することができる（ブロック１６６）。
しかしながら、他の実施形態では、本取り組みのもう１つの実装形態が、真空環境を含む用途のためにＳｉＣデバイスを利用することを含むことが、やはり予想される。すなわち、ある種の実施形態では、ＳｉＣデバイスを真空パッケージングするよりはむしろ、上に述べたように、デバイスを、代わりに、減圧または実質的に圧力のない環境中で動作させるように構成することができる。例えば、図５に転じて、流れ図は、ＳｉＣデバイスにおけるＮＢＴＩを防止するためのもう１つのプロセス１７０の実施形態を図示する。図示したプロセス１６０は、図１に図示したＳｉＣ ＭＯＳＦＥＴ１００などの炭化ケイ素（ＳｉＣ）半導体デバイスを作るステップ（ブロック１６２）で始まるが、デバイスは上に論じたパッケージング１３０を欠いている。一旦作られると、ＳｉＣデバイスを、動作中にＳｉＣデバイスにおけるＢＴＩ（例えば、ＮＢＴＩ）を防止するために、真空中で動作させることができる（ブロック１７４）。例えば、ある種の実施形態では、ＳｉＣ ＭＯＳＦＥＴを、動作中にデバイスにおけるＮＢＴＩを防止するために、（例えば、スペースシャトル用および／または衛星用途用に）宇宙の真空中でまたは（例えば、真空チャンバまたは圧力テストチャンバ用の）減圧環境中で動作させることができる。
図６は、本取り組みの一例による、異なる雰囲気条件下でのＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスについてのΔＶＴＨのプロット１８０を図示する。特に、図６は、実質的に減圧（例えば、ほぼ０．１ｔｏｒｒ（１３．３Ｐａ）未満またはほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ））の空気下でのＳｉＣ ＭＯＳＦＥＴデバイスについてのΔＶＴＨ、ならびに減圧アルゴン雰囲気１３２（例えば、ほぼ７６０ｔｏｒｒ（１０１ｋＰａ）未満、１ｔｏｒｒ（１３３Ｐａ）未満、またはほぼ０．１ｔｏｒｒ（１３．３Ｐａ）のアルゴン）下でのＳｉＣ ＭＯＳＦＥＴデバイスについてのΔＶＴＨを図示する。プロット１８０に図示されたデータを求めるために、ΔＶＴＨを、図２に関して上に述べたように、真空下での１５０℃におけるＳｉＣ ＭＯＳＦＥＴデバイスについて決定することができる。プロット１８０の棒１８２によって図示したものでは、この測定が、真空下でのＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスについてのほぼ０．２Ｖからほぼ０．３ＶのΔＶＴＨを表す。引き続いて、ＳｉＣ ＭＯＳＦＥＴデバイスを、アルゴンの減圧雰囲気１３２（例えば、ほぼ７６０ｔｏｒｒ（１０１ｋＰａ）未満、ほぼ１ｔｏｒｒ（１３３Ｐａ）、またはほぼ０．１ｔｏｒｒ（１３．３Ｐａ））下に設置することができ、ΔＶＴＨをもう一度決定することができる。プロット１８０の棒１８４によって図示したものでは、この測定が、不活性雰囲気１３２におけるＮＢＴＩ効果に起因するＳｉＣ ＭＯＳＦＥＴデバイスについてのほぼ０．５Ｖからほぼ０．６ＶのΔＶＴＨを表す。
そうであるから、図６は、減圧不活性雰囲気１３２下でのＳｉＣ ＭＯＳＦＥＴデバイスにおけるＮＢＴＩからもたらされるΔＶＴＨ（例えば、棒１８４によって図示される）が、より強い真空下でのＳｉＣ ＭＯＳＦＥＴデバイスにおけるＮＢＴＩからもたらされるΔＶＴＨ（例えば、棒１８２によって図示される）よりも依然として実質的に大きいことを図示する。したがって、比較的強い真空（例えば、１ｔｏｒｒ（１３３Ｐａ）未満、０．１ｔｏｒｒ（１３．３Ｐａ）未満、またはほぼ１０-7ｔｏｒｒ（１．３３×１０-5Ｐａ））雰囲気１３２中でＳｉＣ ＭＯＳＦＥＴデバイスを動作させることは、１つまたは複数のガス（例えば、空気またはアルゴンなどの不活性雰囲気）の相対的により高い圧力雰囲気１３２（例えば、１ｔｏｒｒ（１３３Ｐａ）または０．１ｔｏｒｒ（１３．３Ｐａ）よりも高い）中でのデバイスにおけるΔＶＴＨおよび／またはＮＢＴＩ現象を実質的に低減する（例えば、阻止する、軽減する、またはそうでなければ減少させる）ように見える。しかしながら、通常の雰囲気条件下でのＳｉＣデバイスについてのΔＶＴＨ（例えば、図３の棒１５２によって図示される）と比較して、アルゴンの減圧下でのＳｉＣデバイスについてのΔＶＴＨ（例えば、図４の棒１６４によって図示される）が、ＮＢＴＩに関する実質的な改善を依然として表すことができることを、認識すべきである。ある種の実施形態では、減圧不活性雰囲気１３２の存在を介して実現されるΔＶＴＨを、１Ｖ未満、０．５Ｖ未満、０．４Ｖ未満、０．３Ｖ未満、０．２Ｖ未満、または０．１Ｖ未満とすることができる。さらにその上、ある種の実施形態では、減圧不活性雰囲気１３２の存在によって可能にされるΔＶＴＨの低減を、ここに開示したように不活性雰囲気１３２を使用しないＳｉＣデバイスについて観測したΔＶＴＨのほぼ７５％、５０％、４０％、３０％、２５％、１０％、または５％とすることができる。
これを念頭に置いて、本取り組みの別の一実装形態が、図１に関連して上に述べたように、パッケージング１３０を有するＳｉＣ ＭＯＳＦＥＴを利用することを包含することが予想される。例えば、図７に転じて、流れ図は、パッケージング１３０を有するＳｉＣ ＭＯＳＦＥＴにおけるＮＢＴＩを防止するためのプロセス１９０の一実施形態を図示する。図示したプロセス１９０は、図１に図示したＳｉＣ ＭＯＳＦＥＴ１００などの炭化ケイ素（ＳｉＣ）半導体デバイスを作るステップ（ブロック１９２）で始まる。パッケージング中には、ＳｉＣデバイスを、デバイスの周りに特定の雰囲気１３２を維持するパッケージ（例えば、パッケージング１３０）内にシールすることができる（ブロック１９４）。すなわち、ある種の実施形態では、ＳｉＣ ＭＯＳＦＥＴデバイスなどのＳｉＣデバイスを、（例えば、パッケージング１３０によって）パッケージングすることができ、その結果、ＳｉＣ ＭＯＳＦＥＴが、特定の雰囲気１３２（例えば、アルゴン、ヘリウム、窒素、クリプトン、キセノン、またはもう１つの適切なガスなどの不活性雰囲気）中に維持される。例えば、ある種の実施形態では、ＳｉＣデバイスの周りのパッケージング１３０をシールする前に、ＳｉＣデバイスのパッケージング１３０を、アルゴン、ヘリウム、窒素、またはもう１つの適切なガスで満たすことができ、不活性ガスは、デバイスにおけるＮＢＴＩ効果を少なくとも部分的に低減する（例えば、阻止する、軽減する、またはそうでなければ減少する）ように機能することができる。このような方式でＳｉＣデバイスをパッケージングすることによって、ＢＴＩ（例えば、ＮＢＴＩ）を、ＳｉＣデバイスを動作させるときに選択した雰囲気１３２によって防止することができる（ブロック１９６）。さらにその上、ある種の実施形態では、組み合わせの取り組みを利用することができ、そこでは、パッケージング１３０は、ＳｉＣデバイスを取り囲む減圧環境（例えば、０．１ｔｏｒｒ（１３．３Ｐａ）の真空）を維持し、パッケージング１３０の内部に残っているガス圧は、不活性ガス（例えば、アルゴン、ヘリウム、窒素、キセノン、クリプトン、これらの混合物、またはもう１つの適切な不活性ガスもしくは混合物）によって生み出される。
この明細書は、最良の形態を含む本発明を開示するため、ならびに任意の装置またはシステムを作成することおよび使用すること、および任意の組み込んだ方法を実行することを含む本発明を当業者が実施することをやはり可能にするために例を使用している。本発明の特許可能な範囲は、特許請求の範囲によって規定され、当業者なら思い付く別の例を含むことができる。このような別の例が特許請求の範囲の文面から逸脱しない構造的要素を有する場合、またはこのような別の例が特許請求の範囲の文面とは実質的でない差異しか有さない等価な構造的要素を含む場合には、このような別の例は、特許請求の範囲の範囲内であるものとする。
１００ ＭＯＳＦＥＴ
１０２ 基板
１０４ 表面
１０６ ゲート電極
１０８ 絶縁層
１１０ 第２の表面
１１２ ドレイン電極
１１４ ドリフト領域
１１６ ウェル領域
１１８ チャネル領域
１２０ 誘電体層
１２２ ソースコンタクト領域
１２４ ソース電極
１２５ ボディコンタクト領域
１２６ コンタクト層
１３０ パッケージング
１３２ 特定の雰囲気
１４０ プロット
１４２ 「ｐｏｓｔ ｎｅｇ」増幅特性曲線
１４４ 「ｐｏｓｔ ｐｏｓ」増幅特性曲線
１５０ プロット
１５２ 棒
１５４ 棒
１６０ プロセス
１６２ ＳｉＣデバイスを作る
１６４ 真空中にＳｉＣデバイスをシールする
１６６ ＳｉＣデバイスを動作させるときのＢＴＩを防止する
１７０ プロセス
１７２ ＳｉＣデバイスを作る
１７４ ＢＴＩを防止するために真空中でＳｉＣデバイスを動作させる
１８０ プロット
１８２ 棒
１８４ 棒
１９０ プロセス
１９２ ＳｉＣデバイスを作る
１９４ 不活性雰囲気中にＳｉＣデバイスをシールする
１９６ ＳｉＣデバイスを動作させるときのＢＴＩを防止する

Claims (20)

  1. 炭化ケイ素（ＳｉＣ）半導体デバイスと、
    前記ＳｉＣ半導体デバイスを格納する気密シールしたパッケージングであって、前記気密シールしたパッケージングが前記ＳｉＣ半導体デバイスの近くに特定の雰囲気を維持するように構成され、前記特定の雰囲気が動作中に前記ＳｉＣ半導体デバイスのしきい値電圧のシフトを１Ｖ未満に制限する、気密シールしたパッケージングと
    を備えたシステム。
  2. 前記特定の雰囲気が真空を含む、請求項１記載のシステム。
  3. 前記真空がほぼ１ｔｏｒｒ（１３３Ｐａ）未満の圧力を含む、請求項２記載のシステム。
  4. 前記真空がほぼ０．１ｔｏｒｒ（１３．３Ｐａ）の圧力を含む、請求項２記載のシステム。
  5. 前記特定の雰囲気が、アルゴン、ヘリウム、窒素、クリプトン、キセノン、またはこれらの組み合わせを含む、請求項１記載のシステム。
  6. 前記ＳｉＣ半導体デバイスが、金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）を含む、請求項１記載のシステム。
  7. 前記ＳｉＣ半導体デバイスが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、またはゲート制御サイリスタを含む、請求項１記載のシステム。
  8. 前記ＳｉＣ半導体デバイスの前記しきい値電圧の前記シフトが、前記ＳｉＣ半導体デバイスを高温で、高いバイアスで、または両方で動作させたときに、前記ＳｉＣ半導体デバイスにおけるバイアス温度不安定性（ＢＴＩ）からもたらされる、請求項１記載のシステム。
  9. 前記特定の雰囲気が、前記ＳｉＣ半導体デバイスの前記しきい値電圧の前記シフトをほぼ０．８Ｖ未満に制限する、請求項８記載のシステム。
  10. 前記特定の雰囲気が、前記ＳｉＣ半導体デバイスの前記しきい値電圧の前記シフトをほぼ０．５Ｖ未満に制限する、請求項９記載のシステム。
  11. 前記ＳｉＣ半導体デバイスが、１７５℃よりも高い温度で動作するように構成される、請求項１記載のシステム。
  12. 前記ＳｉＣ半導体デバイスが、３００℃よりも高い温度で動作するように構成される、請求項１記載のシステム。
  13. 金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスの周りに配置された格納容器であって、前記格納容器が、前記格納容器の外部の環境と比較して減圧環境に前記ＭＯＳＦＥＴデバイスを取り囲むように構成され、前記減圧環境が、動作中に前記ＭＯＳＦＥＴデバイスのしきい値電圧シフトを低減する、格納容器
    を含む、金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
  14. 前記ＭＯＳＦＥＴの前記しきい値電圧シフトが、長時間にわたる高温でのおよび／または高いバイアスでの前記ＭＯＳＦＥＴの動作中の負バイアス温度不安定性（ＮＢＴＩ）の結果である、請求項１３記載のデバイス。
  15. 前記減圧環境が、不活性ガスの減圧を含み、前記不活性ガスが、ヘリウム、アルゴン、または窒素を含む、請求項１３記載のデバイス。
  16. 前記減圧環境が、前記しきい値電圧シフトをほぼ１Ｖ未満に低減する、請求項１３記載のデバイス。
  17. 炭化ケイ素（ＳｉＣ）電気デバイスを設けるステップと、
    ほぼ１０ｔｏｒｒ（１．３３ｋＰａ）未満の圧力を有する雰囲気下でパッケージ内に前記ＳｉＣ電気デバイスをシールするステップであって、前記雰囲気が、前記ＳｉＣ電気デバイスを長時間にわたって高温で、高いバイアスで、または両方で動作させたときの負バイアス温度不安定性（ＮＢＴＩ）を防止する、シールするステップと
    を含む、方法。
  18. 前記雰囲気が、基本的に１つまたは複数の不活性ガスからなる、請求項１７記載の方法。
  19. 前記雰囲気が、空気を含む、請求項１７記載の方法。
  20. 前記ＮＢＴＩは、前記ＮＢＴＩによる前記ＳｉＣ電気デバイスのしきい値電圧シフトがほぼ１ボルト未満であるように防止される、請求項１７記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125443A (ja) * 2017-02-01 2018-08-09 トヨタ自動車株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367089B2 (en) 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
CN113016074B (zh) * 2021-02-19 2022-08-12 英诺赛科(苏州)科技有限公司 半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024941A1 (ja) * 2003-09-04 2005-03-17 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2005223220A (ja) * 2004-02-06 2005-08-18 Kansai Electric Power Co Inc:The 高耐圧ワイドギャップ半導体装置及び電力装置
JP2007165739A (ja) * 2005-12-16 2007-06-28 Eudyna Devices Inc 電子装置および半導体装置
JP2010050422A (ja) * 2008-08-22 2010-03-04 Deiakkusu:Kk 耐熱性半導体パッケージ及びパッケージの製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2012064727A (ja) * 2010-09-15 2012-03-29 Rohm Co Ltd 半導体素子

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233874A (en) * 1991-08-19 1993-08-10 General Motors Corporation Active microaccelerometer
US20040144999A1 (en) * 1995-06-07 2004-07-29 Li Chou H. Integrated circuit device
US5830804A (en) * 1996-06-28 1998-11-03 Cypress Semiconductor Corp. Encapsulated dielectric and method of fabrication
US6309272B1 (en) * 1997-12-26 2001-10-30 Canon Kabushiki Kaisha Method of making an image forming apparatus
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
US6319757B1 (en) * 1998-07-08 2001-11-20 Caldus Semiconductor, Inc. Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates
US6302987B1 (en) * 1999-04-05 2001-10-16 General Electric Company High voltage polymer processing methods and power feed-through bushing applications
US6534850B2 (en) * 2001-04-16 2003-03-18 Hewlett-Packard Company Electronic device sealed under vacuum containing a getter and method of operation
US6649446B1 (en) * 2001-11-29 2003-11-18 Clarisay, Inc. Hermetic package for multiple contact-sensitive electronic devices and methods of manufacturing thereof
US20030141802A1 (en) * 2002-01-28 2003-07-31 John Liebeskind Electronic device having a getter used as a circuit element
US7262434B2 (en) 2002-03-28 2007-08-28 Rohm Co., Ltd. Semiconductor device with a silicon carbide substrate and ohmic metal layer
JP4340040B2 (ja) 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3809550B2 (ja) * 2002-04-16 2006-08-16 株式会社日立製作所 高耐熱半導体素子及びこれを用いた電力変換器
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US7256087B1 (en) 2003-12-22 2007-08-14 Cypress Semiconductor Corporation Techniques for improving negative bias temperature instability (NBTI) lifetime of field effect transistors
JP4354347B2 (ja) * 2004-06-29 2009-10-28 日本電波工業株式会社 水晶発振器
US20070001651A1 (en) * 2004-07-02 2007-01-04 Harvey Troy A Distributed networks of electric double layer capacitor supervisory controllers and networks thereof
JP2006073950A (ja) * 2004-09-06 2006-03-16 Kansai Electric Power Co Inc:The 高耐熱半導体装置
US7242055B2 (en) 2004-11-15 2007-07-10 International Business Machines Corporation Nitrogen-containing field effect transistor gate stack containing a threshold voltage control layer formed via deposition of a metal oxide
KR100896109B1 (ko) * 2004-11-26 2009-05-07 자이단호진 고치켄산교신코센타 전계 방출 전극과 그 제조 방법 및 전자 장치
US20070205521A1 (en) * 2006-01-27 2007-09-06 Lockheed Martin Corporation Encapsulation of Semiconductor Components
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application
US20070232078A1 (en) * 2006-03-31 2007-10-04 Metz Matthew V In situ processing for ultra-thin gate oxide scaling
US20070267690A1 (en) * 2006-05-19 2007-11-22 Ho-Yuan Yu DMOSFET with current injection
US8309942B2 (en) * 2006-09-18 2012-11-13 Cornell Research Foundation Self-powered environmental sensor with wake-up circuitry
US8377812B2 (en) 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US7831309B1 (en) * 2006-12-06 2010-11-09 University Of Southern California Implants based on bipolar metal oxide semiconductor (MOS) electronics
US8338245B2 (en) * 2006-12-14 2012-12-25 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing stress-engineered spacers
US8049326B2 (en) * 2007-06-07 2011-11-01 The Regents Of The University Of Michigan Environment-resistant module, micropackage and methods of manufacturing same
JP5098508B2 (ja) * 2007-08-13 2012-12-12 ソニー株式会社 有機エレクトロルミネッセンス表示装置、及び、有機エレクトロルミネッセンス発光部を駆動するための駆動回路、並びに、有機エレクトロルミネッセンス発光部の駆動方法
US7919801B2 (en) * 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same
US20090115026A1 (en) * 2007-11-05 2009-05-07 Texas Instruments Incorporated Semiconductor device having through-silicon vias for high current,high frequency, and heat dissipation
US7999250B2 (en) * 2008-03-04 2011-08-16 Hvvi Semiconductors, Inc. Silicon-germanium-carbon semiconductor structure
WO2009111874A1 (en) * 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
US7649199B2 (en) * 2008-04-11 2010-01-19 Eastman Kodak Company N-type semiconductor materials in thin film transistors and electronic devices
US9543467B2 (en) * 2008-04-12 2017-01-10 Lg Innotek Co., Ltd. Light emitting device
TWI420693B (zh) * 2008-07-17 2013-12-21 Advanced Optoelectronic Tech 發光二極體及其製程
JP2010071816A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 電子装置
US7642147B1 (en) * 2008-10-01 2010-01-05 International Business Machines Corporation Methods for removing sidewall spacers
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JPWO2010110246A1 (ja) 2009-03-25 2012-09-27 ローム株式会社 半導体装置
DE102009015747B4 (de) * 2009-03-31 2013-08-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und Gatedielektrikum mit großem ε und einer Zwischenätzstoppschicht
WO2010119789A1 (ja) 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
DE102009021485B4 (de) * 2009-05-15 2017-10-05 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
JP5525940B2 (ja) 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
DE102009039421B4 (de) * 2009-08-31 2017-09-07 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Doppelkontaktmetallisierung mit stromloser Plattierung in einem Halbleiterbauelement
US20120200546A1 (en) * 2009-10-16 2012-08-09 Sharp Kabushiki Kaisha Semiconductor device, display device provided with same, and method for manufacturing semiconductor device
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
JP5632616B2 (ja) * 2010-01-26 2014-11-26 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び基板収容構造
US20110180097A1 (en) * 2010-01-27 2011-07-28 Axcelis Technologies, Inc. Thermal isolation assemblies for wafer transport apparatus and methods of use thereof
US8237171B2 (en) 2010-02-09 2012-08-07 Microsemi Corporation High voltage high package pressure semiconductor package
JP5687858B2 (ja) * 2010-07-30 2015-03-25 スタンレー電気株式会社 半導体発光装置
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
CN102779752A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20130009167A1 (en) * 2011-07-06 2013-01-10 Sharp Kabushiki Kaisha Light emitting diode with patterned structures and method of making the same
US8564010B2 (en) * 2011-08-04 2013-10-22 Toshiba Techno Center Inc. Distributed current blocking structures for light emitting diodes
US8629061B2 (en) * 2012-02-08 2014-01-14 Gtat Corporation Method for three-dimensional packaging of electronic devices
CN102738334B (zh) * 2012-06-19 2015-07-08 厦门市三安光电科技有限公司 具有电流扩展层的发光二极管及其制作方法
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024941A1 (ja) * 2003-09-04 2005-03-17 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2005223220A (ja) * 2004-02-06 2005-08-18 Kansai Electric Power Co Inc:The 高耐圧ワイドギャップ半導体装置及び電力装置
JP2007165739A (ja) * 2005-12-16 2007-06-28 Eudyna Devices Inc 電子装置および半導体装置
JP2010050422A (ja) * 2008-08-22 2010-03-04 Deiakkusu:Kk 耐熱性半導体パッケージ及びパッケージの製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2012064727A (ja) * 2010-09-15 2012-03-29 Rohm Co Ltd 半導体素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125443A (ja) * 2017-02-01 2018-08-09 トヨタ自動車株式会社 半導体装置

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